專利名稱：遞回式匹配濾波器及匹配濾波方法
技術領域：
本發(fā)明是有關于展頻或分碼多重進接通訊系的匹配濾波技術，尤指一種具有遞回運算特性的匹配濾波器及匹配濾波方法。
按，在目前的行動通訊應用中，直接序列分碼多重進接(Direct-Sequence Code Division Multiple Access,DS/CDMA)技術由于具有可有效利用頻寬、避免干擾及適用于不同的交通格式(Traffic Pattern)的特性，因此已逐漸受到廣泛的重視，而以DS/CDMA技術進行通訊時，所傳送的資料流(Data Stream)需以一唯一的展頻碼(Spreading Code)加以調變以區(qū)分其它的資料流，由于該展頻碼是以一高于資料率數倍的速度而操作，因此，資訊的能量即可拓展至較大的頻寬，而可達成通訊的頻寬同時由多個使用者所共享的效果。
前述頻譜展開的調變是由直接序列的方式達成，亦即將傳送的資訊符號以模擬隨機(Pseodo-random,PN)碼調變至一載波，由于PN碼相較于資訊符號而言，具有較大的頻寬，故而在調變后即可獲致展頻的信號，且一般而言，PN碼的選擇以一長碼為佳，因此，在接收端便需要復雜的硬件電路及相當長的碼擷取(Code Acquistion)時間。而CDMA通訊需要傳送端及接收端的展頻波形達到同步以建立連結，其同步的處理是包括碼擷取及碼追蹤(Code Tracking)的過程，其中，碼擷取的過程是由碼的序數以決定初步的相位，而概略將傳送及接收的展頻波形予以同步，以便以由碼追蹤的過程來維持碼的同步。
而用以達成碼擷取的電路實施方式主要分為匹配關聯(lián)器(MatchedCorrelator)及匹配濾波器(Matched Filter)等兩種方案，其中，匹配關聯(lián)器的使用是在接收端將所接收的信號與其使用的PN碼相乘并累加之，而累加后的平方值輸出即是與一臨界值相較或基于循序機率比測試(Sequential Probability Ratio Test,SPRT)的判斷以產生是否已獲得碼擷取的決定，如果累加后的平方值輸出未超過該臨界值或是SPRT產生同步失效的輸出判決，則接收端需調整其PN碼的相位，重復上述過程直至達成同步為止，而由于該PN碼的長度極長，因此，匹配關聯(lián)器明顯地會因碼的相位的極大不確定性，而需要極長的搜尋時間。
而匹配濾波器則具有類似有限響應數字濾波器(Finite ImpulseResponse Filter)的架構，籍以使用濾波的方式而產生是否已碼擷取的決定，參照圖4所示的習知匹配濾波器架構，其主要是由儲存電路41、乘法電路42及總和單元43所構成，其中，儲存電路41具有多數個串接的延遲暫存器411，每一延遲暫存器411是提供一定的片元時間(Tc)的延遲，該等延遲暫存器411即可用以保持以1/Tc的取樣頻率所接收的取樣信號x(n)，且該等延遲暫存器411的內容隨即便由乘法電路42的乘法單元421與依據所欲同步的PN碼而設定的接合系數(c0、c1、…cN-1)(Tapc Coefficient)相乘，其中，該等接合系數可對應于一PN碼的某小段或全部的PN碼，而經過乘算的過程后，該總和單元43便將所有乘算的結果相加以產生如下的濾波輸出y(n)y(n)=Σm=0N-1cN-1-m·x(n-m),---(1)]]>而由于PN碼的元素只可能為-1或1，所以乘算的過程僅是在于處理儲存電路42所保持的內容的符號。為了精確地擷取碼的相位，該PN碼必須有足夠的長度且全部的PN碼均需用以與所接收的信號匹配，故在實際的應用上，為可靠地獲取PN碼的時序，該PN碼的長度通常大于200，因此，所需的接合系數的數目相當大，顯然地，當PN碼的長度越長時，將有越多的加法運算需要執(zhí)行，而此大量的加法運算造成了濾波器的電能的大量消耗及濾波速度無法提升的問題，而極待予以改善。
在已知的專利文獻中，美國USP5663983號“展頻系統(tǒng)的差分匹配濾波器”專利案是以基于PN碼的兩相鄰元素可能具有相同的值的特性，而得以較少的加法運算來產生匹配濾波器的輸出，藉此雖可改善前述的問題，但欲受限于PN碼需具有相同的相鄰元素的條件，故而仍有予以進一步改善的必要。
發(fā)明人爰因于此，本于積極發(fā)明的精神，極思一種可以解決上述問題的“可用于展頻或分碼多重進接通訊系統(tǒng)的遞回式匹配濾波器及匹配濾波方法”，幾經研究實驗終至完成此項新穎進步的發(fā)明。
本發(fā)明的目的在提供一種遞回式匹配濾波器及濾波方法，其可僅以極少的加法運算進行匹配濾波處理，且不受限于PN碼的形式。
為達前述的目的，本發(fā)明的一特色是在于提出一遞回式匹配濾波器，其主要是由濾波運算電路、第一減法單元、加法器、附加儲存電路及第二減法單元所構成，該濾波運算電路是用以保持一輸入序數的元素，并將濾波器的接合系數與對應的元素進行濾波處理以產生一輸出，該第一減法單元是將該濾波運算電路所保持的輸入序數的第一元素與最末一個元素相減，該加法器具有第一及第二輸入端，該第一輸入端是由至少一延遲元件所構成，其輸入端接收該加法器的輸出，其輸出端則連接至該加法器的第二輸入端，該第二減法單元是將該加法器的輸出與該濾波運算電路的輸出相減，以產生一濾波輸出。
其中還包含一符號位元管理單元，以調整該濾波輸出的正負符號。
其中該濾波運算電路包括一儲存電路，是由N+1個延遲元件所串接而成，以分別將該輸入序數的元件保持之，其中，N為大于1的自然數；一乘法電路，是將該儲存電路的前N個延遲元件所保持的元素與對應接合系數相乘；一總和電路，是將該乘法電路的輸出予以相加，以及一移位單元，是將該總和電路的輸出進行移位處理。
其中該附加儲存電路是由一個延遲元件所構成，且該附加儲存電路的延遲元件與該儲存電路的一延遲元件是提供相同的延遲時間。
其中該乘法電路具有N個乘法單元以分別對應該前N個延遲元件所保持的元素與對應的接合系數進行乘法運算。
其中該總和電路是將該N個乘法單元的輸出相加。
其中該移位單元是將該總和電路的輸出向左移位一位元。
其中該濾波運算電路包括一儲存電路，是由一個延遲元件及N個延遲元件組所串接而成，每一延遲元件組具有復數個串接的延遲元件，以分別將該輸入序數的元素保持之，其中，N為大于1的自然數；一乘法電路，是將該儲存電路的延遲元件的輸出及前N-1個延遲元件組的輸出與對應接合系數相乘；一總和電路，是將該乘法電路的輸出予以相加，以及一移位單元，是將該總和電路的輸出進行移位處理。
其中該附加儲存電路與儲存電路的每一延遲元件組具有相同數目的延遲元件。
其中該儲存電路與附加儲存電路的每一延遲元件均是提供相同的延遲時間。
其中該乘法電路具有N個乘法單元以分別對應該儲存電路的延遲元件的輸出及前N-1個延遲元件組的輸出進行乘法運算。
其中該總和電路是將該N個乘法單元的輸出相加。
其中該移位單元是將該總和電路的輸出向左移位一位元。
本發(fā)明的另一特色是在于提出一遞回式匹配濾波方法，其首先將一輸入序數的復數個元素保持之，再將濾波的接合系數與對應的元素相乘，再將該輸入序數與接合系數的乘積相加總并乘以一設定值，以產生一加總輸出，且由所保持的輸入序數的第一個及最末一個元素并前一次的輸入序數之和而求取目前的輸入序數之和，最后將該輸入序數之和與該加總輸出相減，以產生一濾波輸出。
其中于將該輸入序數與接合系數的乘積相加總的步驟中，該設定值為2。
其中于將輸入序數與接合系數相乘的步驟中，是將所保持的輸入序數的最末一個元素以外的所有元素與對應的接合系數相乘。
其中還包含一步驟以調整該濾波輸出的正負符號。
由于本發(fā)明設計新穎，能提供產業(yè)上利用，且確有增進功效，故依法申請專利。
為使貴審查委員能進一步了解本發(fā)明的結構、特征及其目的，茲附以圖式及較佳具體實施例的詳細說明如后，其中

圖1是為在行動通訊系統(tǒng)中進行傳送及接收展頻信號的示意圖。
圖2是為本發(fā)明的遞回式匹配濾波器的一較佳實施例的架構圖。
圖3是為本發(fā)明的遞回式匹配濾波器的另一較佳實施例的架構圖。
圖4是為習知的匹配濾波器的架構圖。
有關本發(fā)明的遞回式匹配濾波器及匹配濾波方法，請先參照圖1所示，其是顯示在行動通訊系統(tǒng)中以一基地臺11為傳輸端而傳送展頻信號，該展頻信號經過數字調變技術調變至通訊頻道中，亦即，所傳輸的信號可寫為s(t)=Σt=-∞∞c(t-lNTc)[cos(2πfct+θ)jsin(2πfct+θ)]]]>=Σt=-∞∞c(t-lNTc)•ej(2πfct+θ)]]>其中，fc為載頻(Carried Frequency),θ為頻率偏移，而c(t)=Σn=0N-1cn·p(t-nTc)]]>為展頻波形，于此展頻波形的N個元素(c0、c1、…cN-1)的值為+1或-1，并構成PN碼，其中的每一元素是維持一Tc的時間，p(t)為控制傳送波形的濾波器的脈沖響應。
而在接收端的天線12接收來自該基地臺11的展頻信號后，便由一高頻接收器13將此展頻信號的功率放大后，經由一分叉器(Splitter)14分至兩混合器(Mixer)151及152，其中，第一混合器151是將分叉器14的輸出與一載波cos(2πfct)相乘，第二混合器152則將分叉器14的輸出與另一載波sin(2πfct)相乘，該第一混合器151的輸出經一第一低通濾波器161的濾波處理以濾除高頻信號成分，而產生一相內連續(xù)時間基頻信號(In-phase Continuous-time Base-band)Ri(t)，該第二混合器152的輸出則經一第二低通濾波器162的濾波處理以濾除高頻信號成分，而產生一正交相連續(xù)時間基頻信號(Quadrature-phase Continuous-time Base-band)RQ(t)。
本發(fā)明的一較佳實施例是使用一第一A/D轉換器171以1/Tc的取樣頻率對信號Ri(t)進行取樣，并將取樣的信號轉換為對應的數字信號Ri(n)，同樣地，本發(fā)明亦使用一第二A/D轉換器172以1/Tc的取樣頻率對信號RQ(t)進行取樣，并將取樣的信號轉換為對應的數字信號RQ(n)，該輸出取樣Ri(n)及RQ(n)則分別送至I--分枝匹配濾波器191及Q--分枝匹配濾波器192以進行碼擷取的處理，而由于I--分枝匹配濾波器191及Q--分枝匹配濾波器192是使用相同的PN碼，因此，該兩濾波器191及192亦是具有相同的構成，故以下的敘述僅以一匹配濾波器為例說明，并以一輸入序數x(n)代表該輸出取樣Ri(n)及RQ(n)。
而當給予一PN碼時，該PN碼元素值為+1的個數與元素值為-1的個數可能相同或不同，如假設值為+1的元素的個數較多，則習知的匹配濾波器的輸出序數根據(1)可改寫為y(n)=Σm=0N-1x(n-m)-2·Σm=0N-1(1-cN-1-m)2·x(n-m)]]>=z(n)-2·Σm=0N-1em·x(n-m)---(2)]]>由上述的表示式可知，由于z(n)=z(n-1)+x(n)-x(n-N)，因此，可藉由遞回地計算其結果，而使輸出序數z(n)僅以2個加法運算而獲得，又由于超過一半以上的接合系數em(em=1-cN-1-m2∈{0,1})]]>的值為0，因此，表示式(2)的右側第二項最多僅需習知匹配濾波器的一半的加法運算，據此即得以大幅增加匹配濾波的速度。
又如PN碼的-1元素的個數較多時，可將習知的匹配濾波器的輸出序數根據(1)改寫為y(n)=-{Σm=0N-1x(n-m)-2·Σm=0N-1(1+cN-1-m)2·x(n-m)}]]>=-{z(n)-2·Σm=0N-1em·x(n-m)}---(3)]]>同樣地，由上述的表示式可知，亦由于z(n)=z(n-1)+x(n)-x(n-N)，因此，可藉由遞回地計算其結果，而使輸出序數z(n)僅以2個加法運算而獲得，并由于超過一半以上的接合系數em(em=1+cN-1-m2∈{0,1})]]>的值為0，因此，表示式(3)的右側第二項最多僅需習知匹配濾波器的一半的加法運算，據此即得以大幅增加匹配濾波的速度。
參照圖2所示，是為本發(fā)明的用以實現前述遞回計算處理的遞回式匹配濾波器的一較佳實施例，其具有一濾波運算電路20以對輸入序數x(n)進行濾波處理，該濾波運算電路20是由儲存電路21、乘法電路22、總和單元23及移位單元24所構成，該儲存電路21是由復數個個別延遲Tc時間的延遲元件D0-DN所串接而成(N為大于1的自然數)，以當于輸入序數x(n)進入濾波器后，延遲元件D0-DN所保持及輸出的值分別為x(n)-x(n-N)，而延遲元件D0-DN-1的輸出則分別與接合系數e0-eN-1對應連接至該乘法電路22的復數個乘法單元M0-MN-1，以分別將一延遲元件D0-DN-1的輸出與一對應的接合系數e0-eN-1相乘，而該等乘法單元M0-MN-1的輸出則連接至總和單元23，以將該乘算的結果予以相加而獲致(Σm=0N-1em·x(n-m))]]>的運算值，該總和單元23的輸出則連接至該移位單元24，以進行左移一位元的處理，以便產生將(Σm=0N-1em·x(n-m))]]>乘以2的效果。
又延遲元件D0-DN的輸出并連接至一第一減法單元25的輸出端以執(zhí)行x(n)-x(n-N)的運算，該第一減法單元25的輸出則連接至一加法器27的輸出端是連接至一附加儲存電路28的輸入端，該附加儲存電路28是為一個延遲Tc時間的延遲元件，且該附加儲存電路28的輸出端是連接至該加法器27的另一輸入端，因此，當輸入序數x(n)依序數逐漸進入濾波器時，該第一減法器25及加法器27便可由該儲存電路21的延遲元件D0-DN的輸出與前一次的輸入序數之和而求取目前的輸入序數之和，藉此而可實現z(n)=z(n-1)+x(n)-x(n-N)的遞回運算。
該加法器27的輸出端與該移位單元24的輸出端是連接至一第二減法單元26，以進行減法運算而產生z(n)-2·Σm=0N-1em·x(n-m)]]>的運算結果，而該第二減法單元26的輸出則由一符號位元管理單元29以依據PN碼的+1或-1元素的數目來調整其正負符號，據此而產生(z(n)-2·Σm=0N-1em·x(n-m))]]>或(-{z(n)-2·Σm=0N-1em·x(n-m)})]]>的濾波輸出，而得以在不受限于PN碼的相鄰元素是否相同的情況下，以極少的加法運算來進行匹配濾波的處理。
本發(fā)明的另一較佳實施例是為以較高的頻率來進行碼擷取，亦即將圖1所示的A/D轉換器171及172的取樣頻率提高為M/Tc，于此較高的取樣頻率下，習知的匹配濾波器輸出可寫為y(n)=Σm=0N-1cN-1-m·x(n-mM)]]>而當PN碼的+1元素的個數較多，則習知的匹配濾波器的輸出序數可改寫為y(n)=Σm=0N-1x(n-mM)-2·Σm=0N-1(1-cN-1-m)2·x(n-mM)]]>=z(n)-2·Σm=0N-1em·x(n-mM)---(4)]]>
由上述的表示式可知，由于z(n)=z(n-M)+x(n)-x(n-NM)，因此，可藉由遞回地計算其結果，而使輸出序數z(n)僅以2個加法運算而獲得，又由于超過一半以上的接合系數em(em=1-cN-1-m2∈{0,1})]]>的值為0，因此，表示式(4)的右側第二項最多僅需習知匹配濾波器的一半的加法運算，據此而得以大幅增加匹配濾波的速度。
又如PN碼的-1元素的較多時，可將習知的匹配濾波器的輸出序數改寫為y(n)=-{Σm=0N-1x(n-mM)-2·Σm=0N-1(1+cN-1-m)2·x(n-mM)}]]>=-{z(n)-2·Σm=0N-1em·x(n-mM)}---(5)]]>同樣地，由上述的表示式可知，由于z(n)=z(n-M)+x(n)-x(n-NM)，因此，可藉由遞回地計算其結果，而使輸出序數z(n)僅以2個加法運算而獲得，并由于超過一半以上的接合系數em(em=1+cN-1-m2∈{0,1})]]>的值為0，因此，表示式(5)的右側第二項最多僅需習知匹配濾波器的一半的加法運算，據此而得以大幅增加匹配濾波的速度。
圖3即為本發(fā)明的具有較高取樣頻率的遞回式匹配濾波器的架構圖，其具有一濾波運算電路30以對輸入序數x(n)進行濾波處理，該濾波器運算電路30是由儲存電路31、乘法電路32、總和單元33及移位單元34所構成，該儲存電路31是由復數個個別延遲Tc/M時間的延遲元件D0-DNM所串接而成(N、M為大于1的自然數)，其中，延遲元件D0-DNM是以M個為一組而區(qū)分為N級的延遲元件組S0-SN，以當于輸入序數x(n)進入濾波器后，延遲元件D0及延遲元件組S0-SN所保持及輸出的值分別為x(n)、x(n-M)…x(n-(N-1)M-1)、x(n-NM)，而延遲元件D0及延遲元件組S0-SN-1的輸出則與分別與接合系數e0-eN-1對應連接至該乘法電路32的復數個乘法單元M0-MM-1，以分別將元件D0及元件S0-SN-1的輸出與對應的接合系數e0-eN-1相乘，而該等乘法單元M0-MN-1的輸出則連接至該總和單元33，以將該乘算的結果予以相加而獲致Σm=0N-1em·x(n-mM)]]>的運算結果，該總和單元33的輸出則連接至該移位單元34，以進行左移一位元的處理，以便產生將Σm=0N-1em·x(n-mM)]]>乘以2的效果。
又延遲元件D0及元件組SN的輸出并連接至一第一減法單元35的輸入端以執(zhí)行x(n)-x(n-NM)的運算，該第一減法單元35的輸出則連接至一加法器37的一輸入端，該加法器37的輸出端是連接至一附加儲存電路38的輸入端，該附加儲存電路38是由M個延遲Tc/M時間的延遲元件所串接而成，且該附加儲存電路38的輸出端則連接至該加法器37另一輸入端，因此，當輸入序數依序逐漸進入濾波器時，該第一減法器35及加法器37便可由該儲存電路31的延遲元件D0及延遲元件組SN的輸出與前一次的輸入序數之和而求取目前的輸入序數之和，藉此而可實現z(n)=z(n-M)+x(n)-x(n-NM)的遞回運算。
該加法器37的輸出端與該移位單元34的輸出端則連接至一第二減法單元36，以進行減法運算而產生z(n)-2·Σm=0N-1em·x(n-mM)]]>的運算結果，
而該第二減法單元36的輸出則由一符號位元管理單元39以依據PN碼的+1或-1元素的數目來調整其正負符號，而輸出z(n)-2·Σm=0N-1em·x(n-mM)]]>或-{z(n)-2·Σm=0N-1em·x(n-mM)}]]>的濾波輸出，因此，亦得以在較高的取樣頻率之下，以極少的加法運算來進行匹配濾波的處理，且不受限于PN碼的相鄰元素是否相同。
就未來的應用而言，目前由3GPP(3rd Generation PartnershipProiect)所制定的第三代W-CDMA無線通訊系統(tǒng)中，明定所有的基地臺都會下傳(Downlink)一個固定的同步信號，以利手機與基地臺間的同步，而該同步信號是由一個Cp=[a,a,a,-a,-a,a,-a,-a,a,a,a,-a,a,-a,a,a]形態(tài)的碼所組成，且上述的a是由16個單元所構成的，其單元可表示為a=[111111-1-11-11…11…1-11]，其中的“-”號表示反相。無論手機是在開機的狀態(tài)，或手機移動需要新的基地臺的服務(即Handoff)，手機均需要隨時與接收信號進行匹配濾波。故在手機的接收器，可使用習知的匹配濾波器進行同步信號的碼擷取，以獲取該基地臺的時脈，該習知匹配濾波器需要255個加減法的運算以完成一個濾波的輸出，而如使用依據本發(fā)明的遞回式匹配濾波器，則僅需122個另法運算，即可完成一個濾波的輸出，因此，可以節(jié)省相當多的運算。
綜上所陳，本發(fā)明無論就目的、手段及功效，在在均顯示其迥異于習知技術的特征，為匹配濾波器設計上的一大突破，懇請貴審查委員明察，早日賜準專利，以便嘉惠社會，實感德便。惟應注意的是，上述諸多實施例僅是為了便于說明而舉例而已，本發(fā)明所主張的權利范圍自應以申請專利范圍所述為準，而非限于上述實施例。
權利要求
1．一種遞回式匹配濾波器，主要包括一濾波運算電路，是用以保持一輸入序數的元素，并將濾波器的接合系數與對應的元素進行濾波處理以產生一輸出；其特征在于，一第一減法單元，是將該濾波運算電路所保持的輸入序數的第一元素與最末一個元素相減；一加法器，具有第一及第二輸入端，該第一輸入端是接收該第一減法單元的輸出；一附加儲存電路，是由至少一延遲元件所構成，其輸入端接收該加法器的輸出，其輸出端連接至該加法器的第二輸入端；以及一第二減法單元，是將該加法器的輸出與該濾波運算電路的輸出相減，以產生一濾波輸出。
2．根據權利要求1所述的遞回式匹配濾波器，其特征在于，其中還包含一符號位元管理單元，以調整該濾波輸出的正負符號。
3．根據權利要求1所述的遞回式匹配濾波器，其特征在于，其中該濾波運算電路包括一儲存電路，是由N+1個延遲元件所串接而成，以分別將該輸入序數的元件保持之，其中，N為大于1的自然數；一乘法電路，是將該儲存電路的前N個延遲元件所保持的元素與對應接合系數相乘；一總和電路，是將該乘法電路的輸出予以相加，以及一移位單元，是將該總和電路的輸出進行移位處理。
4．根據權利要求3所述的遞回式匹配濾波器，其特征在于，其中該附加儲存電路是由一個延遲元件所構成，且該附加儲存電路的延遲元件與該儲存電路的一延遲元件是提供相同的延遲時間。
5．根據權利要求3所述的遞回式匹配濾波器，其特征在于，其中該乘法電路具有N個乘法單元以分別對應該前N個延遲元件所保持的元素與對應的接合系數進行乘法運算。
6．根據權利要求5所述的遞回式匹配濾波器，其特征在于，其中該總和電路是將該N個乘法單元的輸出相加。
7．根據權利要求3所述的遞回式匹配濾波器，其特征在于，其中該移位單元是將該總和電路的輸出向左移位一位元。
8．根據權利要求1所述的遞回式匹配濾波器，其特征在于，其中該濾波運算電路包括一儲存電路，是由一個延遲元件及N個延遲元件組所串接而成，每一延遲元件組具有復數個串接的延遲元件，以分別將該輸入序數的元素保持之，其中，N為大于1的自然數；一乘法電路，是將該儲存電路的延遲元件的輸出及前N-1個延遲元件組的輸出與對應接合系數相乘；一總和電路，是將該乘法電路的輸出予以相加，以及一移位單元，是將該總和電路的輸出進行移位處理。
9．根據權利要求8所述的遞回式匹配濾波器，其特征在于，其中該附加儲存電路與儲存電路的每一延遲元件組具有相同數目的延遲元件。
10．根據權利要求9所述的遞回式匹配濾波器，其特征在于，其中該儲存電路與附加儲存電路的每一延遲元件均是提供相同的延遲時間。
11．根據權利要求8所述的遞回式匹配濾波器，其特征在于，其中該乘法電路具有N個乘法單元以分別對應該儲存電路的延遲元件的輸出及前N-1個延遲元件組的輸出進行乘法運算。
12．根據權利要求11所述的遞回式匹配濾波器，其特征在于，其中該總和電路是將該N個乘法單元的輸出相加。
13．根據權利要求8所述的遞回式匹配濾波器，其特征在于，其中該移位單元是將該總和電路的輸出向左移位一位元。
14．一種遞回式匹配濾波方法，主要包括下述的步驟將一輸入序數的復數個元素保持之；將濾波的接合系數與對應的元素相乘；將該輸入序數與接合系數的乘積相加總并乘以一設定值，以產生一加總輸出；其特征在于，由所保持的輸入序數的第一個及最末一個元素并前一次的輸入序數之和而求取目前的輸入序數之和；以及將該輸入序數之和與該加總輸出相減，以產生一濾波輸出。
15．根據權利要求14所述的遞回式匹配濾波方法，其特征在于，其中于將該輸入序數與接合系數的乘積相加總的步驟中，該設定值為2。
16．根據權利要求14所述的遞回式匹配濾波方法，其特征在于，其中于將輸入序數與接合系數相乘的步驟中，是將所保持的輸入序數的最末一個元素以外的所有元素與對應的接合系數相乘。
17．根據權利要求14所述的遞回式匹配濾波方法，其特征在于，其中還包含一步驟以調整該濾波輸出的正負符號。
全文摘要
一種遞回式匹配濾波器及匹配濾波方法,其是以一儲存電路將一輸入序數的元素保持,一乘法電路將該儲存電路所保持的元素與對應的接合系數相乘,一總和電路將該乘法電路的輸出予以相加,一移位單元將該總和電路的輸出進行移位處理,并使用一減法單元、一加法器及一附加儲存電路,以由所保持的輸入序數的第一個及最末一個元素并前一次的輸入序數之和而求取目前的輸入序數的之和,再以另一減法單元將該輸入序數之和與該加總輸出相減,以產生一濾波輸出。
文檔編號H04L27/26GK1323099SQ0010739
公開日2001年11月21日 申請日期2000年5月12日 優(yōu)先權日2000年5月12日
發(fā)明者黃合淇, 陳柏村 申請人:財團法人工業(yè)技術研究院