專利名稱：一種交調儀多總線通信系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及通信領域，特別是涉及一種交調儀多總線通信系統(tǒng)。
背景技術：
交調儀也叫做無源互調分析儀，測量頻譜落入分析儀測量頻帶內的IM產物。在射頻或微波多載通訊系統(tǒng)中，交調失真對模擬微波通信來說，會產生臨近信道 的串擾；對射頻通信來說，會降低系統(tǒng)的頻譜利用率，并使誤碼率惡化。目前交調儀控制主機的通信方式大多是基于RS485總線或者基于單片機的多總 線通信。RS485的通信方式速度比較慢，而基于單片機的通信，IO端口數(shù)量受到限制，CPU 的主頻利用率不高，也會影響到接口的通信，而對外圍模塊的控制會占用CUP的資源。因此 需要一種有效的交調儀通信方式，實現(xiàn)對主機通信的控制。

發(fā)明內容
為解決上述技術問題，本發(fā)明實施例提供一種交調儀多總線通信系統(tǒng)，使用工控 板，通過PC104總線，使用FPGA對所述PC104總線進行擴展的多總線通信方式，提交了通信 速度，節(jié)約了通信資源。技術方案如下一種交調儀多總線通信系統(tǒng)，包括工控機；通過PC104總線與所述工控機相連接，用于對所述PC104總線進行總線擴展的 FPGA擴展板；分別與所述FPGA擴展板相連接，用于產生頻率信號并控制輸出功率的第一信源 模塊和第二信源模塊；與所述FPGA擴展板相連接，將所述第一信源模塊及第二信源模塊產生的信號進 行放大，并在所述第一信源模塊及第二信源模塊的控制下產生輸出功率，進入被測設備，產 生互調信號的功放模塊；與所述FPGA擴展板相連接，對所述功放模塊在被測設備中產生的互調信號進行 檢測的接收機模塊。上述的系統(tǒng)，優(yōu)選的，還包括與所述FPGA擴展板相連接，用于控制信號切換及輔助所述第一信源模塊、第二信 源模塊、功放模塊和接收機模塊進行工作的輔助模塊。上述的系統(tǒng)，優(yōu)選的，所述FPGA擴展板包括總線隔離芯片、參考時鐘、FPGA芯片 和供電電源；其中所述總線隔離芯片與所述FPGA芯片相連接，用于保護所述FPGA芯片穩(wěn)定傳 輸數(shù)據(jù)；所述參考時鐘與所述FPGA芯片相連接，為所述FPGA芯片提供心跳時鐘；
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所述供電電源與所述FPGA芯片連接，為所述FPGA芯片供電；所述FPGA芯片用于對所述PC104總線邏輯時序進行轉換。上述的系統(tǒng)，優(yōu)選的，所述工控機為ZiB0_i3270工控機。上述的系統(tǒng)，優(yōu)選的，所述功放模塊包括第一功率放大器和第二功率放大器；所述第一功率放大器和第二功率放大器用于對所述第一信源模塊及所述第二信 源模塊產生的信號進行放大。上述的系統(tǒng)，優(yōu)選的，所述FPGA擴展板通過編寫FPGA程序實現(xiàn)對所述PC104總線 的擴展，具體包括總線擴展、串行接口擴展和IO控制口擴展。上述的系統(tǒng)，優(yōu)選的，所述FPGA擴展板對所述PC104總線進行擴展后，擴展的總線 包括I-BUS總線、SPI總線和I2C總線。上述的系統(tǒng)，優(yōu)選的，所述FPGA擴展板對所述PC104總線進行擴展后，擴展的串行 接口包括UART控制口。上述的系統(tǒng)，優(yōu)選的，所述FPGA擴展板對所述PC104總線進行擴展后，擴展的IO 控制口包括IO控制口。上述的系統(tǒng)，優(yōu)選的，所述PC104總線包括控制信號線、地址信號線和數(shù)據(jù)信號線。由以上本發(fā)明實施例提供的技術方案可見，本發(fā)明提供的一種交調儀多總線通信 系統(tǒng)，其中交調儀中使用了工控板，通過PC104總線，使用FPGA擴展板通過編寫FPGA程序 對所述PC104總線進行擴展，實現(xiàn)總線時序的轉換；解決了工控板總線通信方式短缺的問 題，豐富了外圍設備的通信方式和IO端口 ；同時FPGA的通信頻率高，提高了總線的速率和 吞吐量；另外FPGA擴展板可以獨立于工控板，單獨完成對外圍模塊進行同步或異步的控制 和通信，不占用主控板CPU的資源，還可以對設備進行并行控制通信。


為了更清楚地說明本發(fā)明實施例中的技術方案，下面將對實施例或現(xiàn)有技術描述 中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明中記載 的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù) 這些附圖獲得其他的附圖。圖1為本發(fā)明實施例提供的一種交調儀總線通信系統(tǒng)的結構示意圖；圖2為本發(fā)明實施例提供的FPGA擴展板的原理組成示意圖；圖3為本發(fā)明實施例提供的一種交調儀總線通信系統(tǒng)的多總線擴展原理圖；圖4為本發(fā)明實施例提供的PC104總線8位數(shù)據(jù)讀寫時序圖；圖5為本發(fā)明實施例提供的SPI總線讀寫時序圖；圖6為本發(fā)明實施例提供的I2C總線讀寫時序圖；圖7為本發(fā)明實施例提供的USRT接口讀寫時序圖；圖8為本發(fā)明實施例提供的I-BUS總線讀寫時序圖；圖9為本發(fā)明實施例提供IO控制原理圖。
具體實施例方式為了使本技術領域的人員更好地理解本發(fā)明方案，下面將結合本發(fā)明實施例中的 附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是 本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員 在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都應當屬于本發(fā)明保護的范圍。本申請實施例提供的一種交調儀總線通信系統(tǒng)的結構示意圖如圖1所示，包括 工控機101、FPGA擴展板102、第一信源模塊104、第二信源模塊105、功放模塊106和接收 機模塊107 ；其中所述工控機101可采用ZiB0_i3270工控機；工控機101是交調儀的主控設 備，使用了 htel的CPU，預裝windows XP操作系統(tǒng)，具備PC104總線接口。本申請實施例 提供的工控機101可以采用具備PC104總線的其它多種工控機；FPGA擴展板102通過PC104總線103與所述工控機101相連接；負責對工控機 PC104總線進行總線擴展；本申請實施例提供的FPGA擴展板可將PC104總線轉換成多種總 線數(shù)據(jù)或者控制信號，進行數(shù)據(jù)傳輸和控制；PC104總線103是工控板101對外的擴展接口，PC104總線包括三種信號線控制 線111，地址線112和數(shù)據(jù)線113;第一信源模塊104和第二信源模塊105分別與所述FPGA擴展板102相連接，所述 第一信源模塊104和第二信源模塊105分別用于產生一定頻率的信號，并能夠控制輸出功 率；功放模塊106與所述FPGA擴展板102相連接，用于根據(jù)所述第一信源模塊104和 第二信源模塊105的控制，分別將所述第一信源模塊104和第二信源模塊105產生的信號 放大后，以一定的功率輸出，進入被測設備，在被測設備中產生互調信號；接收機模塊107與所述FPGA擴展板102相連接，用于檢測功放模塊106輸出的信 號在被測設備中產生的互調信號。上述系統(tǒng)中，功放模塊106包括第一功率放大器109和第二功率放大器110 ；所述第一功率放大器109和第二功率放大器110用于對所述第一信源模塊104及 所述第二信源模塊105產生的信號進行放大。本申請實施例提供的交調儀多總線通信系統(tǒng)中，還設置有輔助模塊108 ；輔助模塊108與所述FPGA擴展板102相連接，用于控制射頻信號的切換，并輔助 所述第一信源模塊104、第二信源模塊105、功放模塊106和接收機模塊107進行工作。本申請實施例提供的交調儀多總線通信系統(tǒng)中，F(xiàn)PGA擴展板102，是溝通工控機 和其它各個模塊的橋梁，輔助工控機對交調儀各個模塊進行控制和數(shù)據(jù)傳輸，是整個數(shù)字 通信最核心的部分。為了更加清晰的FPGA擴展板對總線的擴展過程進行描述，本申請實施例提供 FPGA擴展的原理組成示意圖如圖2所示，F(xiàn)PGA擴展板包括總線隔離芯片201、50MHz參考 時鐘203、FPGA芯片202和供電電源204 ；圖2詳細說明了 FPGA擴展板通過FPGA編程將PC104總線協(xié)議轉換為其它總線協(xié) 議的過程。50MHz參考時鐘203，為FPGA芯片202提供心跳時鐘。
總線隔離芯片201，隔離外圍設備和FPGA芯片202連接的電平，保護FPGA芯片 202，穩(wěn)定傳輸?shù)臄?shù)據(jù)；供電電源204可為DC-DC電源，用于為FPGA擴展板供電，提供的電壓有1. 8V, 2. 5V,3. 3V,5V, 12V ；FPGA芯片202用于PC104總線和其它總線邏輯時序的轉換。本申請實施例提供的交調儀通信系統(tǒng)的多總線擴展原理圖如圖3所示，圖3說明 了 FPGA擴展板通過編寫FPGA程序實現(xiàn)了如下的總線和控制線類型的時序轉換，可以相互 進行數(shù)據(jù)通信；FPGA擴展板，當前擴展的總線和控制口列表如下擴展的總線I-BUS總線、SPI總線和I2C總線(也叫做IIC總線)；擴展的串行接口 UART控制口 ；擴展的IO控制口 10控制口。本申請實施例提供的FPGA擴展板擴展的總線和控制口的讀寫及控制時序過程分 別如圖4 圖9所示；首先對本申請實施例提供的PC104總線8位數(shù)據(jù)讀寫時序圖進行描述，圖4說明 了工控板產生的PC104總線邏輯時序，通過編寫FPGA程序，對PC104總線時序進行解析。如 圖4所示，當WRITE控制時，F(xiàn)PGA從PC104總線接收數(shù)據(jù)；當READ控制時，F(xiàn)PGA往PC104總 線發(fā)送數(shù)據(jù)；BCLK 為PC104總線的系統(tǒng)時鐘，頻率為8MHz，信號由工控機產生。BALE 為PC104總線的地址鎖存控制信號，信號由工控機產生；AEN 為PC104總線的地址使能信號，信號由工控機產生；SA0-SA19 為PC104總線的地址線，這里只是用了 SA0-SA15，為16位地址線，信號
由工控機產生；IOR, IOffC 為PC104總線的讀寫控制線，信號由工控機產生；SD0-SD7 為PC104總線的數(shù)據(jù)線，讀取時信號由FPGA芯片產生。寫數(shù)據(jù)時信 號由工控機產生。這樣實現(xiàn)了數(shù)據(jù)的收發(fā)傳送；其中以上時序過程中每個讀寫周期為4個時鐘脈沖。本申請實施例提供的FPGA擴展板擴展的SPI總線讀寫時序圖如圖5所示，F(xiàn)PGA產 生的SPI讀寫時序圖，注解如下圖5詳細說明了，PC104總線時序<------> [SPI總線時序，相互轉化的過程(A)FPGA解析PC104總線的協(xié)議，接收數(shù)據(jù)后，將該數(shù)據(jù)轉化為SPI協(xié)議的總線時 序，將數(shù)據(jù)往下傳送；(B) FPGA產生SPI讀取時序，讀取到數(shù)據(jù)后，轉換為PC104總線的時序，把數(shù)據(jù)回傳 給工控機；SCK =SPI 總線時鐘；CLKPOL 定義了時鐘脈沖的相位模式，CLKPOL = 0時，SCK產生先高后低的相位時 鐘脈沖；CLKPOL = 1時，SCK產生線低后高的相位時鐘脈沖；MOSI 主出從入，往從設備寫數(shù)據(jù)；
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MISO 主入從出，從從設備讀取數(shù)據(jù)；SS#:為從設備片選信號線。本申請實施例提供的FPGA擴展板擴展的I2C總線讀寫時序圖如圖6所示；FPGA產 生的I2C讀寫時序圖，注解如下圖6詳細說明了，PC104總線時序<------> [I2C總線時序，相互轉化的過程(A)FPGA解析PC104總線的協(xié)議，接收數(shù)據(jù)后，將該數(shù)據(jù)轉化為I2C協(xié)議的總線時 序，將數(shù)據(jù)往下傳送；(B) FPGA產生I2C讀取時序，讀取到數(shù)據(jù)后，轉換為PC104總線的時序，把數(shù)據(jù)回傳 給工控機；SDA :I2C總線的數(shù)據(jù)線，負責數(shù)據(jù)的讀寫傳送；SCL :I2C總線的時鐘線，提供總線的同步時鐘；I2C數(shù)據(jù)幀格式START 數(shù)據(jù)幀的起始標志位；ADDRESS 為7位從設備的地址數(shù)據(jù)；R/W 為I2C總線讀寫控制位；ACK 為I2C總線地址傳送的應答碼；DATA 為8位總線傳送的數(shù)據(jù)；ACK 為I2C總線數(shù)據(jù)傳送的應答碼；STOP 為I2C總線數(shù)據(jù)傳送完成的結束標志位。本申請實施例提供的FPGA擴展板擴展的USRT接口讀寫時序圖如圖7所示，F(xiàn)PGA 產生的UART讀寫時序圖，注解如下圖7詳細說明了，PC104總線時序
<------>UART時序，相互轉化的過程(A)FPGA解析PC104總線的協(xié)議，接受數(shù)據(jù)后，將該數(shù)據(jù)轉化為UART協(xié)議的時序， 將數(shù)據(jù)往下傳送；(B) FPGA產生UART讀取時序，讀取到數(shù)據(jù)并進行緩沖，等待工控機通過PC104總線 讀取數(shù)據(jù)；RX/TX =UART的收發(fā)數(shù)據(jù)線，負責數(shù)據(jù)的讀寫傳送；CLOCK =UART的時鐘線，兼容常用的波特率數(shù)據(jù)傳送；UART數(shù)據(jù)采樣，使用8倍的時鐘采樣1個bit。當CLOCK完成64 (8*8 = 64)個時 鐘脈沖時，就可以完成D0-D7，8個bit的數(shù)據(jù)采樣，合1個Byte的數(shù)據(jù)的收發(fā)。本申請實施例提供的FPGA擴展板擴展的I-BUS總線讀寫時序圖如圖8所示；FPGA 產生的I-BUS讀寫時序圖，注解如下圖8詳細說明了，PC104總線時序
<------>I-BUS總線時序，相互轉化的過
程(A)FPGA解析PC104總線的協(xié)議，接收數(shù)據(jù)后，將該數(shù)據(jù)轉化為I-BUS總線協(xié)議的 時序，將數(shù)據(jù)往下傳送；(B) FPGA產生I-BUS讀取時序，讀取到數(shù)據(jù)后，轉換為PC104總線的時序，把數(shù)據(jù)回 傳給工控機；CLK I-BUS 總線時鐘；
SA
16 位地址線；SD
16位地址數(shù)據(jù)線；CS:總線片選信號;I0R#:讀信號控制線；I0W#:寫信號控制線；讀取數(shù)據(jù)時(1)SA[15:0]把地址數(shù)據(jù)放到地址總線上；(2)CS片選信號拉低，使能并占用總線；(3) I0R#讀信號拉低，T3 一個時鐘脈沖，采樣數(shù)據(jù)總線上的數(shù)據(jù)；(4) SD [15:0]把數(shù)據(jù)總線上的數(shù)據(jù)讀取出來，完成一個讀取數(shù)據(jù)的控制邏輯；寫數(shù)據(jù)時(1)SA[15:0]把地址數(shù)據(jù)放到地址總線上；(2)CS片選信號拉低，使能并占用總線；(3) I0ff#寫信號拉低，T3 一個時鐘脈沖，完成把數(shù)據(jù)放到數(shù)據(jù)總線的動作；(4) SD [15:0]把數(shù)據(jù)放到數(shù)據(jù)總線，完成一個寫數(shù)據(jù)的控制邏輯。本申請實施例提供的FPGA擴展板擴展的IO讀寫時序圖如圖9所示；FPGA產生IO 控制原理圖，注解如下圖9詳細說明了，PC104總線時序
<------>IO控制，相互轉化的過程(A)FPGA解析PC104總線的協(xié)議，接受數(shù)據(jù)后，將1個字節(jié)的數(shù)據(jù)的每一位，和 FPGA的管腳關聯(lián)起來，控制FPGA管腳IO的電平；⑶FPGA將IO管腳的狀態(tài)映射為數(shù)據(jù)，轉換為PC104總線的時序，把管腳狀態(tài)數(shù)據(jù) 回傳給工控機。IByte :1個字節(jié)的數(shù)據(jù)；B將IByte數(shù)據(jù)轉換為每一位的IO的控制信號。Bx = 1時，管腳是高電平， = 0時，管腳為低電平。通過以上描述可知，本申請實施例提供的交調儀多總線通信系統(tǒng)，采用 FPGA (Field-programmable gate array，現(xiàn)場可編程門陣列)對PC104總線進行擴展，通過 編程實現(xiàn)硬件總線時序的轉換，從而達到多總線通信，溝通工控板和外圍各模塊的目的。擴展出如下總線I-BUSGnternalBUS), SPI 總線(krial Peripheral Interface Bus)，I2C 總線 Qnter IC Bus)擴展出如下功能接口 UART (Universal asynchronous receiver/transmitter), IO(Input and Output)。本申請實施例提供的系統(tǒng)具有以下有益效果通過擴展把PC104總線的通信數(shù)據(jù)轉換到I-BUS，SPI, I2C，UART, IO等的通信方 式，進行數(shù)據(jù)傳送和控制；FPGA邏輯器件，多達幾百個IO 口，極大地豐富了普通的IO端口。這里FPGA使用了 50MHz的晶振，同時FPGA可以對時鐘進行倍頻或者分頻，匹配不 同頻率的總線，可以提高總線的速率；同時FPGA可以使用內部RAM對數(shù)據(jù)進行緩沖，提高了 數(shù)據(jù)的吞吐量；
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FPGA能夠獨立進行工作，不依賴工控板的CPU，對外圍設備進行獨立控制；FPGA是基于硬件的邏輯實現(xiàn)，它是并行獨立執(zhí)行的，可以對外圍設備進行并行控 制。本說明書中的各個實施例均采用遞進的方式描述，各個實施例之間相同相似的部 分互相參見即可，每個實施例重點說明的都是與其他實施例的不同之處。以上所述僅是本 發(fā)明的具體實施方式
，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發(fā)明原 理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。
權利要求
1.一種交調儀多總線通信系統(tǒng)，其特征在于，包括工控機；通過PC104總線與所述工控機相連接，用于對所述PC104總線進行總線擴展的FPGA擴 展板；分別與所述FPGA擴展板相連接，用于產生頻率信號并控制輸出功率的第一信源模塊 和第二信源模塊；與所述FPGA擴展板相連接，將所述第一信源模塊及第二信源模塊產生的信號進行放 大，并在所述第一信源模塊及第二信源模塊的控制下產生輸出功率，進入被測設備，產生互 調信號的功放模塊；與所述FPGA擴展板相連接，對所述功放模塊在被測設備中產生的互調信號進行檢測 的接收機模塊。
2.根據(jù)權利要求1所述的系統(tǒng)，其特征在于，還包括與所述FPGA擴展板相連接，用于控制信號切換及輔助所述第一信源模塊、第二信源模 塊、功放模塊和接收機模塊進行工作的輔助模塊。
3.根據(jù)權利要求1所述的系統(tǒng)，其特征在于，所述FPGA擴展板包括總線隔離芯片、參 考時鐘、FPGA芯片和供電電源；其中所述總線隔離芯片與所述FPGA芯片相連接，用于保護所述FPGA芯片穩(wěn)定傳輸數(shù)據(jù)；所述參考時鐘與所述FPGA芯片相連接，為所述FPGA芯片提供心跳時鐘；所述供電電源與所述FPGA芯片連接，為所述FPGA芯片供電；所述FPGA芯片用于對所述PC104總線邏輯時序進行轉換。
4.根據(jù)權利要求1所述的系統(tǒng)，其特征在于，所述工控機為ZiB0-i3270工控機。
5.根據(jù)權利要求1所述的系統(tǒng)，其特征在于，所述功放模塊包括第一功率放大器和第 二功率放大器；所述第一功率放大器和第二功率放大器用于對所述第一信源模塊及所述第二信源模 塊產生的信號進行放大。
6.根據(jù)權利要求1所述的系統(tǒng)，其特征在于，所述FPGA擴展板通過編寫FPGA程序實現(xiàn) 對所述PC104總線的擴展，具體包括總線擴展、串行接口擴展和IO控制口擴展。
7.根據(jù)權利要求6所述的系統(tǒng)，其特征在于，所述FPGA擴展板對所述PC104總線進行 擴展后，擴展的總線包括I-BUS總線、SPI總線和I2C總線。
8.根據(jù)權利要求6所述的系統(tǒng)，其特征在于，所述FPGA擴展板對所述PC104總線進行 擴展后，擴展的串行接口包括UART控制口。
9.根據(jù)權利要求6所述的系統(tǒng)，其特征在于，所述FPGA擴展板對所述PC104總線進行 擴展后，擴展的IO控制口包括IO控制口。
10.根據(jù)權利要求1所述的系統(tǒng)，其特征在于，所述PC104總線包括控制信號線、地址 信號線和數(shù)據(jù)信號線。
全文摘要
本發(fā)明公開了一種交調儀多總線通信系統(tǒng)，包括工控機、FPGA擴展板、第一信源模塊、第二信源模塊、功放模塊和接收機模塊；通過采用FPGA對PC104總線進行擴展，通過編程實現(xiàn)硬件總線時序的轉換，從而達到多總線通信，溝通工控板和外圍各模塊的目的。本發(fā)明公開的通信系統(tǒng)，擴展了工控板總線的通信方式；擴展了控制板的IO端口數(shù)量；提高了總線的速率和吞吐量；獨立控制設備外圍設備，不占用CPU資源；并且可以對設備進行并行控制。
文檔編號H04L12/40GK102123068SQ20111006127
公開日2011年7月13日 申請日期2011年3月15日 優(yōu)先權日2011年3月15日
發(fā)明者劉昆, 石昕, 韓伯臣 申請人:網拓(上海)通信技術有限公司