數(shù)據(jù)終端設備及接口時鐘控制方法
【專利摘要】本發(fā)明涉及一種數(shù)據(jù)終端設備包括：具有插拔判定管腳的處理器；與處理器通信的成幀器；具有插穩(wěn)信號管腳的SA接口，插穩(wěn)信號管腳連接到處理器上的插拔判定管腳；處理器通過檢測插拔判定管腳的信號，在插拔判定管腳的信號跳變時，判定DTE與DCE完成對接；處理器在DTE和DCE對接完成后，通過成幀器查詢所述SA接口的端口狀態(tài)；在端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗時，處理器查詢SA接口的接收報文是否存在錯包，如果SA接口的接收報文存在錯包，則通過成幀器發(fā)送控制命令控制SA接口翻轉(zhuǎn)接收時鐘。通過本發(fā)明實施例提供的DTE，能夠?qū)崿F(xiàn)對SA接口時鐘的自動翻轉(zhuǎn)。
【專利說明】數(shù)據(jù)終端設備及接口時鐘控制方法
【技術領域】
[0001]本發(fā)明涉及通信設備領域，具體涉及一種數(shù)據(jù)終端設備及接口時鐘控制方法。
【背景技術】
[0002]同異步(英文:synchronous and asynchronous,縮寫:SA)接口作為傳統(tǒng)的通信接口，在通信行業(yè)的應用較為普遍，該接口可以根據(jù)實際情況配置成同步串口或者異步串口。作為同步串口使用時，主要用于支持低密度廣域網(wǎng)(wide area network, WAN)匯聚以及傳統(tǒng)協(xié)議傳輸SA接口支持不同的接口協(xié)議，例如國際電信聯(lián)盟遠程通信標準化組(英語:ITU TelecommunicationStandardization Sector,縮寫:ITU-T) V.35、ITU-T X.21、ITU-TV.24、電子工業(yè)協(xié)會(英文！Electronic Industries Association,縮寫:EIA)RS535、RS499等，不同的接口協(xié)議對應的線纜各不相同，加之，各個同步串口產(chǎn)品設計的差別導致同步串口的時鐘無法控制，并且數(shù)據(jù)信號的時延無法控制，從而導致在實際應用時，兩臺設備對接后兩臺設備上的SA接口的時序裕量(timingmargin)無法滿足采樣要求,最終的表現(xiàn)形式為數(shù)據(jù)終端設備(英文:dataterminal equipment,縮寫:DTE)上的SA接口和數(shù)據(jù)通信設備(英文:dataconmmunications equipment,縮寫:DCE)上的SA接口之間的協(xié)議層無法協(xié)商成功，導致無法正常進行數(shù)據(jù)傳輸。因此，需要調(diào)整數(shù)據(jù)終端設備的時鐘，以解決因線纜的差異，導致不同終端因接口時序裕量無法滿足采樣要求，從而導致端口協(xié)議無法連接成功的問題。
[0003]為了調(diào)整SA接口的時序裕量，可以手動修改時鐘配置；此外，也可以增加邏輯芯片，通過邏輯芯片實現(xiàn)相位調(diào)整，缺點是需要額外增加芯片。
【發(fā)明內(nèi)容】
[0004]本發(fā)明的目的是提供一種數(shù)據(jù)終端設備，以實現(xiàn)在不需要人工干預并且不增加芯片的情況下，解決接口時序裕量無法滿足采樣要求，從而導致端口協(xié)議無法連接成功的問題。
[0005]一方面，本發(fā)明提供了一種數(shù)據(jù)終端設備DTE，所述DTE包括處理器，成幀器和同異步SA接口 ；其中，
[0006]所述處理器具有一插拔判定管腳；
[0007]所述成幀器與所述處理器通信；
[0008]所述SA接口接收所述成幀器發(fā)送的控制命令；
[0009]所述SA接口具有一插穩(wěn)信號管腳，所述插穩(wěn)信號管腳連接到所述處理器上的插拔判定管腳，所述插穩(wěn)信號管腳在所述DTE未與數(shù)據(jù)通信設備DCE對接時，處于默認電平；
[0010]所述DTE與所述DCE對接后，所述插穩(wěn)信號管腳的電平產(chǎn)生跳變，與所述插穩(wěn)信號管腳連接的插拔判定管腳產(chǎn)生信號跳變；
[0011]所述處理器在所述插拔判定管腳的信號跳變后，通過所述成幀器查詢所述SA接口的端口狀態(tài)；[0012]如果所述SA接口的端口狀態(tài)為物理層連接成功并且協(xié)議層協(xié)商失敗，所述處理器通過所述成幀器中統(tǒng)計的報文查詢所述SA接口的接收報文是否存在錯包；
[0013]如果所述SA接口的接收報文存在錯包，所述處理器通過所述成幀器發(fā)送控制命令控制所述SA接口翻轉(zhuǎn)接收時鐘。
[0014]另一方面，本發(fā)明實施例提供了一種接口時鐘控制方法，所述方法應用于數(shù)據(jù)終端設備DTE，所述方法包括:
[0015]通過檢測處理器的插拔判定管腳的信號，在所述插拔判定管腳的信號跳變時，判定所述DTE與DCE完成對接；
[0016]在所述DTE和所述DCE對接完成后，查詢所述SA接口的端口狀態(tài)；
[0017]在所述端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗時，查詢所述SA接口的接收報文是否存在錯包，如果所述SA接口的接收報文存在錯包，則發(fā)送控制命令控制所述SA接口翻轉(zhuǎn)接收時鐘。
[0018]本發(fā)明實施例提供了一種數(shù)據(jù)終端設備，由SA接口上的一個管腳作為插穩(wěn)信號管腳，該管腳連接到處理器的一管腳，在DTE設備未與DCE連接時，插穩(wěn)信號管腳處于默認電平，處理器通過插拔時處理器上的管腳信號的跳變感知設備的對接，之后，通過查詢SA接口的端口狀態(tài)，在確認端口出現(xiàn)端口物理連接成功、協(xié)議協(xié)商失敗的情況下，此時處理器通過偵測端口報文統(tǒng)計判斷具體需要翻轉(zhuǎn)接收還是發(fā)送方向的時鐘，本發(fā)明實施例提供的數(shù)據(jù)終端設備，能夠在不增加邏輯芯片的情況下，檢測SA接口的報文接收狀態(tài)，控制SA接口的時鐘翻轉(zhuǎn)，從而使得接口時鐘的時序裕量滿足采樣要求。
【專利附圖】
【附圖說明】
[0019]為了更清楚地說明本發(fā)明實施例中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0020]圖1為本發(fā)明實施例提供的數(shù)據(jù)終端設備一實施例的結(jié)構(gòu)圖；
[0021]圖2A是未翻反轉(zhuǎn)接收時鐘時的時序圖；
[0022]圖2B是翻轉(zhuǎn)接收時鐘時的時序圖；
[0023]圖3是本發(fā)明實施例提供的數(shù)據(jù)終端設備另一實施例的結(jié)構(gòu)圖；
[0024]圖4是本發(fā)明實施例提供的數(shù)據(jù)終端設備另一實施例的結(jié)構(gòu)圖；
[0025]圖5是本發(fā)明實施例提供的數(shù)據(jù)終端設備另一實施例的結(jié)構(gòu)圖；
[0026]圖6是本發(fā)明實施例提供的接口時鐘控制方法一實施例的流程圖；
[0027]圖7為本發(fā)明實施例提供的接口時鐘控制方法另一實施例的流程圖。
【具體實施方式】
[0028]下面通過附圖和實施例，對本發(fā)明的技術方案做進一步的詳細描述。
[0029]如圖1所示，本發(fā)明實施例提供一種數(shù)據(jù)終端設備DTE，所述DTE包括處理器110、成幀器(Frammer) 120 及 SA 接口 130。
[0030]所述處理器110具有一插拔判定管腳111，該插拔判定管腳111通過信號線連接到SA接口 130上的插穩(wěn)信號管腳131。
[0031]所述SA接口 130上的插穩(wěn)信號管腳131在DTE設備未與數(shù)據(jù)通信設備DCE對接時，處于高電平狀態(tài)，因此插拔判定管腳111的狀態(tài)也處于默認電平，在不同的實施方式中，默認電平可以是高電平或者低電平。
[0032]所述成幀器120與處理器110通過成幀器120與處理器110之間的通信接口實現(xiàn)數(shù)據(jù)通信，所述成幀器120和SA接口 130也通過成幀器120和SA接口 130之間的通信接口實現(xiàn)數(shù)據(jù)通信，所述SA接口 130能夠通過所述成幀器120接收處理器110發(fā)送的控制命令，在所述控制命令控制下翻轉(zhuǎn)發(fā)送時鐘或接收時鐘。
[0033]所述處理器110中配置有成幀器120中的寄存器地址。處理器110可以通過通信接口將需要訪問的寄存器地址發(fā)送給成幀器120，將所要進行的操作發(fā)送給成幀器120。
[0034]例如，高電平表示讀操作，邏輯低電平表示寫操作。如果是讀操作，就由成幀器120將對應寄存器的數(shù)據(jù)發(fā)送給CPU，如果是寫操作，就由CPU將需要寫入的數(shù)據(jù)發(fā)送給成幀器120。
[0035]通過讀操作，處理器110能夠查詢SA接口的端口報文統(tǒng)計，通過寫操作處理器110能夠配置成幀器120芯片的寄存器，進而控制SA接口 130的時鐘翻轉(zhuǎn)。
[0036]根據(jù)處理器或成幀器選用芯片的差異，成幀器120與處理器110之間的通信接口和成幀器120和SA接口 130之間的通信接口的類型可以有所差別，可能是串行外設接口(英文:Serial Peripheral Interface,縮寫:SPI )、也有可能是局部總線(英文:LocalBus)接口或者外設部件互聯(lián)(英文:PeripheralComponent Interconnect,縮寫:PCI)接口等等，這些接口在信號的使用和信號的時序等方面會有差別，但數(shù)據(jù)訪問的基本流程都是一致的，信號線上傳輸?shù)亩际歉唠娖交蛘叩碗娖健?br>
[0037]處理器110通過檢測插拔判定管腳111的信號，在所述插拔判定管腳111的信號跳變時，判定所述DTE與DCE完成對接。上述信號跳變是指，在插拔判定管腳111的默認電平是高電平時，插拔判定管腳111的狀態(tài)變?yōu)榈碗娖剑辉诓灏闻卸ü苣_111的默認電平是低電平時，插拔判定管腳111的狀態(tài)變?yōu)楦唠娖健?br>
[0038]由于成幀器120中設置有端口狀態(tài)寄存器，處理器110可以在所述DTE和所述DCE對接完成后，通過查詢所述成幀器120中端口狀態(tài)寄存器中的端口狀態(tài)參數(shù)查詢所述SA接口的端口狀態(tài)。
[0039]當所述端口狀態(tài)寄存器中物理層的鏈接狀態(tài)為UP時，表示物理層連接成功，協(xié)議層的狀態(tài)為down時，表示端口協(xié)議層協(xié)商失敗。
[0040]如果物理層狀態(tài)為down，表示物理層沒有連接成功。例如，DCE設備沒有開啟時，在DTE和DCE對接完成后會出現(xiàn)物理層沒有連接成功的情況。
[0041]在DTE和DCE未對接的情況下，DTE的成幀器可能因為線纜的串擾確定物理層連接成功。本發(fā)明實施例中，在確定物理層是否連接成功之前，根據(jù)插拔判定管腳的狀態(tài)確定DTE和DCE對接是否完成，避免了實際沒有連接的情況下頻繁做時鐘翻轉(zhuǎn)。
[0042]在所述端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗時，所述處理器110查詢所述端口的接收報文，成幀器能夠獲知接收報文中是否存在錯包，如果所述端口的接收報文存在錯包，則說明接收時鐘的時序不能滿足采樣要求，則通過發(fā)送控制命令控制所述成幀器120翻轉(zhuǎn)所述SA接口 130的接收時鐘。[0043]圖2A為未翻轉(zhuǎn)SA接口的接收時鐘時的時序圖，如圖2A所示，以接收時鐘上升沿采樣數(shù)據(jù)為例，圖中標示的兩個參數(shù)Tsrt up和Thtjld,是衡量時序的兩個關鍵參數(shù):
[0044]DTset up:數(shù)據(jù)采樣建立時間，也就是數(shù)據(jù)在時鐘采樣沿到來之前已保持的時間
[0045]2) Thold:數(shù)據(jù)采樣保持時間，也就是數(shù)據(jù)在時鐘采樣沿之后保持的時間
[0046]SA接口要求數(shù)據(jù)采樣建立時間滿足時序裕量要求。在出現(xiàn)圖2A所示的這種情況時，由于接收時鐘和數(shù)據(jù)采樣的時序裕量不滿足時序裕量要求，因此導致接收報文產(chǎn)生錯包。
[0047]圖2B為翻轉(zhuǎn)SA接口后的接收時鐘時序圖，如圖2B所示，以接收時鐘上升沿采樣數(shù)據(jù)為例，在翻轉(zhuǎn)接收時鐘之后數(shù)據(jù)采樣建立時間Tsrt up大大增加，因此能夠滿足SA接口的時序裕量要求。
[0048]在所述端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗時，所述處理器110查詢所述端口的接收報文是否存在錯包，如果所述端口的接收報文不存在錯包，則通過發(fā)送控制命令控制所述成幀器120翻轉(zhuǎn)所述SA接口 130的發(fā)送時鐘。
[0049]如圖3所示，其為本發(fā)明實施例提供的一種DTE的一種實施例的結(jié)構(gòu)圖。
[0050]在本實施例中，插拔判定管腳的默認電平是高電平。所述SA接口的插穩(wěn)信號管腳為所述SA接口 130的空閑管腳，所述管腳通過電阻和電源連接，在所述DTE和DCE未對接時，所述空閑管腳處于高電平狀態(tài)。
[0051]在該實施例中，因為SA接口可以支持多種協(xié)議傳輸，所以相應的線纜種類也較多，常見的有V.35、X.21、V.24、RS530、RS449協(xié)議線纜，而每種協(xié)議的線纜又分為DCE線纜和DTE線纜，如上圖2所示，兩者是一一對應成套使用的。
[0052]為描述簡便，將DCE線纜和DTE線纜通稱為線纜，利用這些線纜中未使用的空閑信號線，將SA接口上連接此空閑信號線的管腳定義為插穩(wěn)信號管腳，將插穩(wěn)信號管腳與處理器上的一個管腳連接，將處理器上的這個管腳定義為插拔判定管腳，處理器根據(jù)插拔判定管腳上的信號是否跳變作為判斷兩端設備對接成功的依據(jù)。該線纜在使用狀態(tài)時，一端連接DTE設備的SA接口 130，另一端連接和DCE設備的SA接口 230。
[0053]所述線纜的空閑信號線，連接到DCE的SA接口 230上的接地管腳。在DTE上SA接口 130對應的連接線纜空閑信號線的PIN 5管腳作為插穩(wěn)信號管腳，將其連接到一個高電平，做上拉處理，例如，可以將插穩(wěn)信號管腳通過阻值較大的電阻，連接到設備的電源正極，或者將插穩(wěn)信號管腳通過邏輯門連接到設備的電源。將插穩(wěn)信號管腳的電平對應的信號，稱之為插穩(wěn)信號。這樣一來當DTE端未與對端DCE設備對接時,該插穩(wěn)信號默認為高電平，而當DTE端與DCE端設備對接成功后，由于DCE的SA接口上有一個接地管腳，線纜上的空閑信號線的一端連接此接地管腳，另一端連接到DTE上SA接口的插穩(wěn)信號管腳，這樣插穩(wěn)信號管腳就等于被強制為低電平。
[0054]由于插穩(wěn)信號管腳連接到處理器110的插拔判定管腳，因此處理器可以根據(jù)插拔判定管腳的信號狀態(tài)是否發(fā)生跳變，判斷DCE和DTE是否對接完成。
[0055]在該實施例中，處理器110上的插拔判定管腳可以選擇處理器芯片中斷信號管腳，或者通用輸入/輸出(英文General Purpose Input/Output,縮寫:GP10)管腳。將SA接口 130上作為插穩(wěn)信號管腳的PIN 5連接到處理器，例如中央處理器(英文=CentralProcessingProcessing Unit,縮寫:CPU),的中斷信號管腳或者GPIO管腳,這樣處理器可以通過識別GPIO管腳信號的跳變判斷端口線纜的插拔，當兩端設備對接上后，插穩(wěn)信號會由高電平轉(zhuǎn)變?yōu)榈碗娖?，這樣CPU就能通過插穩(wěn)信號由高變低識別出設備已經(jīng)完成對接。
[0056]所述處理器110在所述DTE和所述DCE對接完成后，處理器110通過向所述成幀器120發(fā)送讀命令，以查詢成幀器120監(jiān)測的所述SA接口 130的端口狀態(tài)。
[0057]由于從物理層連接到協(xié)議協(xié)商成功之間，需要等待一段時間。因此，可選的，在插穩(wěn)信號跳變之后，經(jīng)過一個例如20秒的設定時間之后，再查詢端口狀態(tài)的物理層連接狀態(tài)和協(xié)議層的協(xié)商狀態(tài)，確定此時SA接口的物理層是否連接成功，協(xié)議層是否協(xié)商失敗。
[0058]進一步，可選的，上述在插穩(wěn)信號跳變之后對端口狀態(tài)的查詢，可以選擇多次查詢，每兩次查詢之間間隔例如3秒的設定時間，如果多次查詢的端口狀態(tài)接口都是相同的，例如，都是物理層連接成功，協(xié)議層協(xié)商失敗，那么可以更加確定端口的狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗。
[0059]概括的說，CPU在所述DTE和所述DCE對接完成后的第一設定時間后，以第二設定時間為間隔多次查詢所述SA接口的端口狀態(tài)，以確保判斷準確性。
[0060]在所述端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗時，所述處理器110查詢成幀器120統(tǒng)計的報文，檢測所述端口的接收報文是否存在錯包，如果所述端口的接收報文存在錯包，則處理器通過配置成幀器120中對應的時鐘寄存器去控制所述SA接口 130翻轉(zhuǎn)接收時鐘；
[0061]如果所述端口的接收報文不存在錯包，則處理器通過配置成幀器120中對應的時鐘寄存器控制所述SA接口 130翻轉(zhuǎn)發(fā)送時鐘。
[0062]如圖4所示，其為本發(fā)明實施例提供的一種數(shù)據(jù)終端設備的另一種實施例的結(jié)構(gòu)圖。
[0063]在該實施例中，插拔判定管腳的默認電平是高電平。將SA接口 130上的數(shù)據(jù)載波檢測(英文:data carrier detect,縮寫DO))管腳和數(shù)據(jù)準備就緒(英文data set ready,縮寫:DSR)管腳通過或門之后，做上拉處理，連接到電源之后，連接到處理器110的插拔判定管腳，在所述DTE和DCE未對接時，所述空閑管腳處于高電平狀態(tài)。
[0064]通常的配置中，D⑶和DSR在設備未對接時處于高電平狀態(tài)，設備對接完成后D⑶和DSR處于低電平狀態(tài)，因此，當兩端設備對接完成時，由于接口配置，DCE端會發(fā)送信令將D⑶和DSR信號拉低，而這兩個信號在DTE端的SA接口上是做上拉處理的，這兩個信號通過一個或門后作為插穩(wěn)信號輸入給CPU。在DTE和DCE設備對接之前，DCD和DSR都處于高電平狀態(tài)，因此兩者經(jīng)過或門后的輸出還是高電平，而在在DTE和DCE設備對接之后，兩者都處于低電平狀態(tài)，經(jīng)過或門之后輸出也是低電平，因此，與或門的輸出連接的插拔判定管腳也出現(xiàn)信號從高電平到低電平的跳變，這樣CPU也可以通過偵測插拔判定管腳上電平的跳變判斷設備是否對接完成。
[0065]在本實施例中，處理器110上的插拔判定管腳可以選擇處理器芯片的中斷信號管腳，或者通用輸入輸出管腳GP10。將SA接口 130的D⑶和DSR通過或門后，作為插穩(wěn)信號管腳連接到處理器(CPU)的中斷信號管腳或者GPIO管腳，這樣處理器可以通過識別GPIO管腳信號的跳變判斷端口線纜的插拔，當兩端設備對接上后，插穩(wěn)信號會由高電平轉(zhuǎn)變?yōu)榈碗娖?，這樣CPU就能通過插穩(wěn)信號由高變低識別出設備已經(jīng)完成對接。
[0066]在設備對接完成后，工作過程和前述的實施例相同，因此不多贅述。[0067]圖5是本發(fā)明實施例提供的數(shù)據(jù)終端設備的另外一種實施方式的結(jié)構(gòu)圖，與前述實施例的區(qū)別在于，在本實施例中，插拔判定管腳的默認電平是高電平。所述SA接口的插穩(wěn)信號管腳為所述SA接口 130的空閑管腳，所述管腳通過電阻接地，在所述DTE和DCE未對接時，所述空閑管腳處于低電平狀態(tài)。
[0068]線纜的空閑信號線，一端連接到DCE的SA接口 230上的電源管腳，另一端連接到DTE上SA接口的空閑管腳。在DTE上SA接口 130對應的連接線纜空閑信號線的PIN 5管腳作為插穩(wěn)信號管腳，將其連接到一個默認的低電平，做下拉處理，例如，可以將插穩(wěn)信號管腳阻值較大的電阻接地。這樣一來當DTE端未與對端DCE設備對接時，該插穩(wěn)信號默認為低電平，而當DTE端與DCE端設備對接成功后，由于DCE的SA接口上于線纜空閑信號線連接的管腳接電源，這樣插穩(wěn)信號管腳就等于被強制為高電平。
[0069]由于插穩(wěn)信號管腳連接到處理器110的插拔判定管腳，因此處理器可以根據(jù)插拔判定管腳的信號狀態(tài)是否發(fā)生從低電平到高電平的跳變，判斷DCE和DTE是否對接完成。
[0070]所述處理器110在所述DTE和所述DCE對接完成后，處理器110通過向所述成幀器120發(fā)送讀命令，以查詢成幀器120監(jiān)測的所述SA接口 130的端口狀態(tài)。
[0071]在所述端口狀態(tài)為物理層連接成功(UP)，協(xié)議層協(xié)商失敗(DOWN)時，所述處理器110查詢成幀器120統(tǒng)計的報文，檢測所述端口的接收報文是否存在錯包，如果所述端口的接收報文存在錯包，則處理器通過配置成幀器120中對應的時鐘寄存器去控制所述SA接口130翻轉(zhuǎn)接收時鐘；
[0072]如果所述端口的接收報文不存在錯包，則處理器通過配置成幀器120中對應的時鐘寄存器控制所述SA接口 130翻轉(zhuǎn)發(fā)送時鐘。
[0073]圖6是本發(fā)明實施例提供的一種接口時鐘控制方法一種實施例的流程圖，所述方法應用在前面所述的實施例中的DTE，由圖4可見，所述方法包括:
[0074]步驟601，通過檢測插拔判定管腳的信號，在所述插拔判定管腳的信號跳變時，CPU判定所述DTE與DCE完成對接；
[0075]具體而言，CPU就可以通過偵測插穩(wěn)信號的跳變?nèi)ヅ袛鄡啥耸欠駥由?，當兩端對接OK時，插穩(wěn)信號會由高電平變?yōu)榈碗娖剑藭rCPU就可以觸發(fā)后續(xù)的動作。
[0076]步驟602，在所述DTE和所述DCE對接完成后，查詢所述SA接口的端口狀態(tài)；
[0077]具體而言，處理器可以通過從成幀器中進行讀操作，讀取成幀器監(jiān)測的SA接口的狀態(tài)，以查詢端口狀態(tài)。
[0078]步驟603，在所述端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗時，查詢所述端口的接收報文是否存在錯包；
[0079]具體而言，在確定端口狀態(tài)確定是物理層連接成功，協(xié)議層協(xié)商失敗時，CPU查詢成幀器中統(tǒng)計的報文，確定SA接口的接收報文是否存在錯包。
[0080]步驟604，所述端口的接收報文存在錯包時，發(fā)送控制命令控制所述SA接口翻轉(zhuǎn)接收時鐘。
[0081]具體的，處理器可以通過數(shù)據(jù)通道配置成幀器中對應的時鐘寄存器以翻轉(zhuǎn)SA接口的接收時鐘。
[0082]進一步地，如果在所述端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗時，查詢所述端口的接收報文是否存在錯包，如果所述端口的接收報文不存在錯包，則發(fā)送控制命令控制所述SA接口翻轉(zhuǎn)發(fā)送時鐘。
[0083]通過上述實施例，DTE設備能夠通過插穩(wěn)信號監(jiān)測設備是否對接完成，并通過查看成幀器統(tǒng)計報文的狀態(tài)，決定時鐘是否需要翻轉(zhuǎn)，在時鐘需要翻轉(zhuǎn)的情況下，通過配置成幀器寄存器的方式翻轉(zhuǎn)SA接口的時鐘，不需要人工配置，也不需要額外的邏輯芯片。
[0084]更進一步的，為了確保端口狀態(tài)判斷的準確性，所述在所述DTE和所述DCE對接完成后，查詢所述SA接口的端口狀態(tài)更具體可以是:
[0085]在所述DTE和所述DCE對接完成后的第一設定時間后，以第二設定時間為間隔多次查詢所述SA接口的端口狀態(tài)。
[0086]圖7是本發(fā)明實施例提供的接口時鐘控制方法的另一實施例的流程圖，由圖可見，所述方法包括:
[0087]步驟701，CPU通過偵測插穩(wěn)信號的跳變?nèi)ヅ袛鄡啥耸欠駥油瓿桑?br>
[0088]具體而言，CPU通過插拔判定管腳的信號狀態(tài)，判斷兩端是否對接完成。由前述的實施例可知，在DCE和DTE對接完成后，插穩(wěn)信號會從高電平狀態(tài)轉(zhuǎn)變?yōu)榈碗娖交驈牡碗娖教優(yōu)楦唠娖?，因此CPU可以將此跳變作為中斷信號，觸發(fā)后續(xù)的動作。
[0089]步驟702，在對接完成后，查詢端口狀態(tài)；
[0090]具體的，為了確保DCE和DTE對接完成，可以等待一段設定時間后，再開始端口狀態(tài)查詢，此設定時間可以取20秒。
[0091]在確定DCE和DTE對接完成之后，可以每個3秒查詢一次端口狀態(tài)，總過查詢多次，例如四次，根據(jù)4次查詢的狀態(tài)，綜合判斷端口的狀態(tài)，以確保判斷的準確性。
[0092]步驟703，判斷端口狀態(tài)是否為物理層連接成功，協(xié)議層協(xié)商失敗；
[0093]具體的，處理器通過數(shù)據(jù)通道訪問成幀器中監(jiān)測的SA接口的端口狀態(tài)，如果四次查詢后，查詢到端口的狀態(tài)都是物理UP，協(xié)議down，那么可以判定，此時端口狀態(tài)是否為物理層連接成功，協(xié)議層協(xié)商失敗。
[0094]如果端口狀態(tài)不是物理層連接成功，協(xié)議層協(xié)商失敗，那么返回步驟701重新執(zhí)行。
[0095]步驟704，查詢所述端口的接收報文是否存在錯包；
[0096]具體而言，CPU通過讀操作查詢成幀器中統(tǒng)計的報文，如果接收報文存在錯包，則執(zhí)行步驟505，反之，執(zhí)行步驟506.[0097]步驟705，翻轉(zhuǎn)接收時鐘；
[0098]具體而言，處理器通過通信接口配置成幀器中對應的時鐘寄存器，通過發(fā)送控制命令控制所述成幀器120翻轉(zhuǎn)所述SA接口 130的接收時鐘。
[0099]步驟706，翻轉(zhuǎn)發(fā)送時鐘；
[0100]具體的，處理器通過通信接口配置成幀器中對應的時鐘寄存器，通過發(fā)送控制命令控制所述成幀器120翻轉(zhuǎn)所述SA接口 130的發(fā)送時鐘。
[0101]通過上述的實施例，在不增加邏輯芯片的基礎上，在DTE端設備上增加插穩(wěn)識別信號，從而達到感知設備是否對接OK的目的。插穩(wěn)信號作為中斷輸入給處理器，當信號由高變低或從低變高時處理器會間隔20s后去查詢端口狀態(tài)，查詢四次，確認出現(xiàn)端口物理UP、協(xié)議Down的情況，此時處理器通過偵測端口報文統(tǒng)計判斷具體需要翻轉(zhuǎn)接收還是發(fā)送方向的時鐘。[0102]專業(yè)人員應該還可以進一步意識到，結(jié)合本文中所公開的實施例描述的步驟，能夠以電子硬件來實現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以何種方式來執(zhí)行，取決于技術方案的特定應用和設計約束條件。專業(yè)技術人員可以對每個特定的應用來使用不同方法來實現(xiàn)所描述的功能，但是這種實現(xiàn)不應認為超出本發(fā)明的范圍。
[0103]結(jié)合本文中所公開的實施例描述的方法可以用處理器執(zhí)行的軟件模塊來實施。軟件模塊可以置于隨機存儲器(英文:random access memory,縮寫:RAM)、內(nèi)存、只讀存儲器(英文:Read-0nly Memory，縮寫:R0M)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動磁盤、只讀光盤(英文:Compact Disc Read-Only Memory,縮寫:CD-ROM)、或【技術領域】內(nèi)所公知的任意其它形式的存儲介質(zhì)中。
[0104]以上所述的【具體實施方式】，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的【具體實施方式】而已，并不用于限定本發(fā)明的保護范圍，凡在本發(fā)明的技術方案的基礎上，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種數(shù)據(jù)終端設備，其特征在于，所述數(shù)據(jù)終端設備DTE包括處理器，成幀器和同異步SA接口 ；其中， 所述處理器具有一插拔判定管腳； 所述成幀器與所述處理器通信； 所述SA接口接收所述成幀器發(fā)送的控制命令； 所述SA接口具有一插穩(wěn)信號管腳，所述插穩(wěn)信號管腳連接到所述處理器上的插拔判定管腳，所述插穩(wěn)信號管腳在所述DTE未與數(shù)據(jù)通信設備DCE對接時，處于默認電平； 所述DTE與所述DCE對接后，所述插穩(wěn)信號管腳的電平產(chǎn)生跳變，與所述插穩(wěn)信號管腳連接的插拔判定管腳產(chǎn)生信號跳變； 所述處理器在所述插拔判定管腳的信號跳變后，通過所述成幀器查詢所述SA接口的端口狀態(tài)； 如果所述SA接口的端口狀態(tài)為物理層連接成功并且協(xié)議層協(xié)商失敗，所述處理器通過所述成幀器中統(tǒng)計的報文查詢所述SA接口的接收報文是否存在錯包； 如果所述SA接口的接收報文存在錯包，所述處理器通過所述成幀器發(fā)送控制命令控制所述SA接口翻轉(zhuǎn)接收時鐘。
2.如權(quán)利要求1所述的數(shù)據(jù)終端設備，其特征在于，在所述端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗 時，所述處理器查詢所述SA接口的接收報文是否存在錯包，如果所述SA接口的接收報文不存在錯包，則通過所述成幀器發(fā)送控制命令控制所述SA接口翻轉(zhuǎn)發(fā)送時鐘。
3.如權(quán)利要求1所述的數(shù)據(jù)終端設備，其特征在于，所述處理器在所述DTE和所述DCE對接完成后，通過所述成幀器查詢所述SA接口的端口狀態(tài)具體為: 在所述DTE和所述DCE對接完成后的第一設定時間后，以第二設定時間為間隔多次查詢所述SA接口的端口狀態(tài)。
4.如權(quán)利要求1所述的數(shù)據(jù)終端設備，其特征在于，所述插穩(wěn)信號管腳在所述DTE未與數(shù)據(jù)通信設備DCE對接時，處于默認電平，所述默認電平為高電平。
5.如權(quán)利要求4所述的方法，其特征在于，所述插穩(wěn)信號管腳為所述SA接口的空閑管腳，所述空閑管腳連接在一電阻的一端，所述電阻另一端和電源正極連接。
6.如權(quán)利要求4所述的方法，其特征在于，所述插穩(wěn)信號管腳為所述SA接口的數(shù)據(jù)載波檢測DCD管腳和所述數(shù)據(jù)準備就緒DSR管腳通過邏輯或門后的輸出端口。
7.如權(quán)利要求5或6所述數(shù)據(jù)終端設備，其特征在于，所述SA接口通過線纜與DCE設備的第二 SA接口連接，所述SA接口上的插穩(wěn)信號管腳與所述線纜上的空閑信號線連接，所述插穩(wěn)信號管腳連接到所述處理器上的插拔判定管腳，所述空閑信號線連接到所述第二 SA接口上的接地管腳。
8.如權(quán)利要求1所述的數(shù)據(jù)終端設備，其特征在于，所述插穩(wěn)信號管腳在所述DTE未與數(shù)據(jù)通信設備DCE對接時，處于默認電平，所述默認電平為低電平；所述插穩(wěn)信號管腳為所述SA接口的空閑管腳，所述空閑管腳連接在一電阻的一端，所述電阻另一端和地線連接。
9.如權(quán)利要求8所述的數(shù)據(jù)終端設備，其特征在于，所述SA接口通過線纜與DCE設備的第二 SA接口連接，所述SA接口上的插穩(wěn)信號管腳與所述線纜上的空閑信號線連接，所述插穩(wěn)信號管腳連接到所述處理器上的插拔判定管腳，所述空閑信號線連接到所述第二 SA接口上的接電源管腳。
10.一種接口時鐘控制方法，其特征在于，所述方法應用于數(shù)據(jù)終端設備DTE，所述方法包括: 通過檢測插拔判定管腳的信號，在所述插拔判定管腳的信號跳變時，判定所述DTE與DCE完成對接； 在所述DTE和所述DCE對接完成后，查詢所述SA接口的端口狀態(tài)； 在所述端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗時，查詢所述SA接口的接收報文是否存在錯包，如果所述SA接口的接收報文存在錯包，則發(fā)送控制命令控制所述SA接口翻轉(zhuǎn)接收時鐘。
11.如權(quán)利要求10所述的方法，其特征在于，在所述端口狀態(tài)為物理層連接成功，協(xié)議層協(xié)商失敗時，查詢所述SA接口的接收報文是否存在錯包，如果所述SA接口的接收報文不存在錯包，則發(fā)送控制命令控制所述SA接口翻轉(zhuǎn)發(fā)送時鐘。
12.如權(quán)利要求10所述的方法，其特征在于，在所述DTE和所述DCE對接完成后，查詢所述SA接口的端口狀態(tài)具體為: 在所述DTE和所述DCE對接完成后的第一設定時間后，以第二設定時間為間隔多次查詢所述SA接口的端口狀態(tài)。`
【文檔編號】H04L12/26GK103793345SQ201210431726
【公開日】2014年5月14日 申請日期:2012年11月2日 優(yōu)先權(quán)日:2012年11月2日
【發(fā)明者】彭愛民, 劉坤, 劉立達, 蘆超, 陳銳 申請人:華為技術有限公司