本公開(kāi)涉及顯示技術(shù)領(lǐng)域，具體涉及一種移位寄存器單元、應(yīng)用該移位寄存器單元的柵極驅(qū)動(dòng)電路及應(yīng)用該柵極驅(qū)動(dòng)電路的顯示面板。

背景技術(shù)：

相比傳統(tǒng)技術(shù)中的液晶顯示面板，OLED(Organic Light Emitting Diode，有機(jī)發(fā)光二極管)顯示面板具有反應(yīng)速度更快、色純度和亮度更優(yōu)、對(duì)比度更高、視角更廣等特點(diǎn)，因此逐漸得到了顯示技術(shù)開(kāi)發(fā)商日益廣泛的關(guān)注。然而，現(xiàn)有技術(shù)中的OLED顯示面板仍存在有待改進(jìn)之處。例如：

OLED顯示面板主要通過(guò)像素矩陣實(shí)現(xiàn)顯示，通常而言，各行像素均耦接至對(duì)應(yīng)的掃描柵線。在OLED顯示面板工作過(guò)程中，通過(guò)柵極驅(qū)動(dòng)電路將輸入的信號(hào)經(jīng)過(guò)移位寄存器單元的轉(zhuǎn)換，轉(zhuǎn)換成開(kāi)啟/關(guān)斷控制信號(hào)后，順次施加到OLED顯示面板的各行像素的掃描柵線，對(duì)各行像素進(jìn)行選通。

然而現(xiàn)有技術(shù)中移位寄存器單元通常包括較多的晶體管，并需要較多的時(shí)鐘信號(hào)進(jìn)行驅(qū)動(dòng)。隨著平板顯示技術(shù)的發(fā)展，高分辨率以及窄邊框產(chǎn)品得到了越來(lái)越多的關(guān)注，現(xiàn)有技術(shù)中移位寄存器單元中數(shù)量眾多的晶體管會(huì)占據(jù)很大的布線面積，不利于增加有效顯示面積以及窄邊框設(shè)計(jì)；此外，更多的晶體管加大了移位寄存器單元的制備工藝難度，增加了制備成本。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)中的部分或者全部問(wèn)題，本公開(kāi)提供一種結(jié)構(gòu)更加簡(jiǎn)單的移位寄存器單元、應(yīng)用該移位寄存器單元的柵極驅(qū)動(dòng)電路及應(yīng)用該柵極驅(qū)動(dòng)電路的顯示面板，從而減小柵極驅(qū)動(dòng)電路的布線面積。

本公開(kāi)的其他特性和優(yōu)點(diǎn)將通過(guò)下面的詳細(xì)描述變得顯然，或部分地 通過(guò)本公開(kāi)的實(shí)踐而習(xí)得。

根據(jù)本公開(kāi)的第一方面，提供一種移位寄存器單元，包括：

一第一開(kāi)關(guān)元件，用于響應(yīng)一輸入信號(hào)而導(dǎo)通，以將所述輸入信號(hào)提供至一第一節(jié)點(diǎn)；

一第二開(kāi)關(guān)元件，用于響應(yīng)一第一時(shí)鐘信號(hào)而導(dǎo)通，以將一第一電壓提供至所述第一節(jié)點(diǎn)；

一第三開(kāi)關(guān)元件，用于響應(yīng)所述第一時(shí)鐘信號(hào)而導(dǎo)通，以將所述第一電壓提供至一第二節(jié)點(diǎn)；

一第四開(kāi)關(guān)元件，用于響應(yīng)一第三時(shí)鐘信號(hào)而導(dǎo)通，以將所述輸入信號(hào)提供至所述第二節(jié)點(diǎn)；

一第五開(kāi)關(guān)元件，用于響應(yīng)所述第二節(jié)點(diǎn)的信號(hào)而導(dǎo)通，以將所述第一電壓輸入至一第三節(jié)點(diǎn)；

一第六開(kāi)關(guān)元件，用于響應(yīng)所述第一時(shí)鐘信號(hào)而導(dǎo)通，以將一第二電壓提供至所述第三節(jié)點(diǎn)；

一第七開(kāi)關(guān)元件，用于響應(yīng)所述第三節(jié)點(diǎn)的信號(hào)而導(dǎo)通，以將所述第一電壓提供至一輸出信號(hào)端；

一第八開(kāi)關(guān)元件，用于響應(yīng)所述第一節(jié)點(diǎn)的信號(hào)而導(dǎo)通，以將一第二時(shí)鐘信號(hào)提供至所述輸出信號(hào)端；

一第一電容，耦接于所述第一電壓及所述第二節(jié)點(diǎn)之間；以及

一第二電容，耦接于所述第一節(jié)點(diǎn)及所述輸出信號(hào)端之間。

本公開(kāi)的一種示例性實(shí)施例中，所述第一開(kāi)關(guān)元件至第八開(kāi)關(guān)元件分別為第一晶體管至第八晶體管。

本公開(kāi)的一種示例性實(shí)施例中，所述第一晶體管至第八晶體管均分別具有第一端、第二端以及控制端，其中：

所述第一晶體管控制端及第一端與所述輸入信號(hào)耦接，第二端與所述第一節(jié)點(diǎn)耦接；

所述第二及第三晶體管控制端均與所述第一時(shí)鐘信號(hào)耦接，第一端均與所述第一電壓耦接，所述第二晶體管第二端與所述第一節(jié)點(diǎn)耦接，所述第三晶體管第二端與所述第二節(jié)點(diǎn)耦接；

所述第四晶體管控制端與所述第三時(shí)鐘信號(hào)耦接，第一端與所述輸入 信號(hào)耦接，第二端與所述第二節(jié)點(diǎn)耦接；

所述第五晶體管控制端與所述第二節(jié)點(diǎn)耦接，第一端與所述第一電壓耦接，第二端與所述第三節(jié)點(diǎn)耦接；

所述第六晶體管控制端與所述第一時(shí)鐘信號(hào)耦接，第一端與所述第二電壓耦接，第二端與所述第三節(jié)點(diǎn)耦接；

所述第七晶體管控制端與所述第三節(jié)點(diǎn)耦接，第一端與所述第一電壓耦接，第二端與所述輸出信號(hào)端耦接；

所述第八晶體管控制端與所述第一節(jié)點(diǎn)耦接，第一端與所述第二時(shí)鐘信號(hào)耦接，第二端與所述輸出信號(hào)端耦接。

本公開(kāi)的一種示例性實(shí)施例中，第一晶體管至第八晶體管均為N型晶體管。

本公開(kāi)的一種示例性實(shí)施例中，第一晶體管至第八晶體管均為P型晶體管。

本公開(kāi)的一種示例性實(shí)施例中，所述第一時(shí)鐘信號(hào)的相位領(lǐng)先所述第二時(shí)鐘信號(hào)2/3個(gè)信號(hào)周期，所述第二時(shí)鐘信號(hào)的相位領(lǐng)先所述第三時(shí)鐘信號(hào)2/3個(gè)信號(hào)周期。

本公開(kāi)的一種示例性實(shí)施例中，所述第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)以及第三時(shí)鐘信號(hào)的低電平占空比均為1:3。

本公開(kāi)的一種示例性實(shí)施例中，所述第一電壓為一高電平，所述第二電壓為一低電平。

根據(jù)本公開(kāi)的第二方面，提供一種柵極驅(qū)動(dòng)電路，該柵極驅(qū)動(dòng)電路包括上述的任意一種移位寄存器單元。

本公開(kāi)的一種示例性實(shí)施例中，所述柵極驅(qū)動(dòng)電路包括多個(gè)級(jí)聯(lián)的所述移位寄存器單元；除最后一級(jí)移位寄存器單元外，其余每一級(jí)移位寄存器單元的輸出信號(hào)端均耦接下一級(jí)移位寄存器單元的輸入信號(hào)端，第一級(jí)移位寄存器單元的輸入信號(hào)端接入一起始信號(hào)。

本公開(kāi)的一種示例性實(shí)施例中，所述多個(gè)級(jí)聯(lián)的所述移位寄存器單元至少包括第一移位寄存器單元、第二移位寄存器單元及第三移位寄存器單元；

所述第一移位寄存器單元的輸出信號(hào)端耦接所述第二移位寄存器單元的輸入信號(hào)端；

所述第二移位寄存器單元的輸出信號(hào)端耦接所述第三移位寄存器單元的輸入信號(hào)端。

本公開(kāi)的一種示例性實(shí)施例中，所述柵極驅(qū)動(dòng)電路還包括一時(shí)鐘信號(hào)發(fā)生單元，用于生成相位依次相差2/3個(gè)信號(hào)周期的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)以及第三時(shí)鐘信號(hào)；

所述第一移位寄存器單元中的所述第一至第三時(shí)鐘信號(hào)分別為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)以及第三時(shí)鐘信號(hào)；

所述第二移位寄存器單元中的所述第一至第三時(shí)鐘信號(hào)分別為所述時(shí)鐘信號(hào)發(fā)生單元生成的第三時(shí)鐘信號(hào)、第一時(shí)鐘信號(hào)以及第二時(shí)鐘信號(hào)；

所述第三移位寄存器單元中的所述第一至第三時(shí)鐘信號(hào)分別為所述時(shí)鐘信號(hào)發(fā)生單元生成的第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)以及第一時(shí)鐘信號(hào)。

根據(jù)本公開(kāi)的第三方面，提供一種顯示面板，包括上述的任意一種柵極驅(qū)動(dòng)電路。

本公開(kāi)的示例實(shí)施方式中，利用較少的晶體管和電容組成移位寄存單元，因此可以使移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的布線面積減小，為實(shí)現(xiàn)更高分辨率和更窄邊框的顯示面板提供了技術(shù)支持；同時(shí)，由于簡(jiǎn)化了移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)，從而可以簡(jiǎn)化制備工藝，壓縮制備成本。

附圖說(shuō)明

通過(guò)參照附圖詳細(xì)描述其示例實(shí)施方式，本公開(kāi)的上述和其它特征及優(yōu)點(diǎn)將變得更加明顯。

圖1是本發(fā)明示例實(shí)施方式中一種移位寄存器單元的結(jié)構(gòu)示意圖。

圖2是本發(fā)明示例實(shí)施方式中另一種移位寄存器單元的結(jié)構(gòu)示意圖。

圖3是圖1及圖2中移位寄存器單元的驅(qū)動(dòng)時(shí)序及信號(hào)波形示意圖。

圖4至圖9是圖2中移位寄存器單元在t1至t6時(shí)序段的等效電路圖。

圖10是本發(fā)明示例實(shí)施方式中柵極驅(qū)動(dòng)電路的一種實(shí)現(xiàn)結(jié)構(gòu)示意圖。

圖11是圖10中柵極驅(qū)動(dòng)電路的輸出信號(hào)示意圖。

附圖標(biāo)記說(shuō)明：

S1至S8：第一開(kāi)關(guān)元件至第八開(kāi)關(guān)元件

T1至T8：第一晶體管至第八晶體管

C1：第一電容

C2：第二電容

CK1：第一時(shí)鐘信號(hào)

CK2：第二時(shí)鐘信號(hào)

CK3：第三時(shí)鐘信號(hào)

VDD：第一電壓

VEE：第二電壓

VIN：輸入信號(hào)(端)

VOUT：輸出信號(hào)端

N1：第一節(jié)點(diǎn)

N2：第二節(jié)點(diǎn)

N3：第三節(jié)點(diǎn)

SR1：第一移位寄存器單元

SR2：第二移位寄存器單元

SR3：第三移位寄存器單元

SR4：第四移位寄存器單元

SR5：第五移位寄存器單元

具體實(shí)施方式

現(xiàn)在將參考附圖更全面地描述示例實(shí)施方式。然而，示例實(shí)施方式能夠以多種形式實(shí)施，且不應(yīng)被理解為限于在此闡述的實(shí)施方式；相反，提供這些實(shí)施方式使得本公開(kāi)將全面和完整，并將示例實(shí)施方式的構(gòu)思全面地傳達(dá)給本領(lǐng)域的技術(shù)人員。在圖中，為了清晰，夸大了區(qū)域和層的厚度。在圖中相同的附圖標(biāo)記表示相同或類似的結(jié)構(gòu)，因而將省略它們的詳細(xì)描述。

此外，所描述的特征、結(jié)構(gòu)或特性可以以任何合適的方式結(jié)合在一個(gè)或更多示例實(shí)施方式中。在下面的描述中，提供許多具體細(xì)節(jié)從而給出對(duì)本公開(kāi)的示例實(shí)施方式的充分理解。然而，本領(lǐng)域技術(shù)人員將意識(shí)到，可以實(shí)踐本公開(kāi)的技術(shù)方案而沒(méi)有所述特定細(xì)節(jié)中的一個(gè)或更多，或者可以采用其它的方法、組元、材料等。在其它情況下，不詳細(xì)示出或描述公知 結(jié)構(gòu)、材料或者操作以避免模糊本公開(kāi)的各方面。

如圖1中所示，本示例實(shí)施方式中首先提供了一種移位寄存器單元。該移位寄存器單元由第一開(kāi)關(guān)元件S1、第二開(kāi)關(guān)元件S2、第三開(kāi)關(guān)元件S3、第四開(kāi)關(guān)元件S4、第五開(kāi)關(guān)元件S5、第六開(kāi)關(guān)元件S6、第七開(kāi)關(guān)元件S7、第八開(kāi)關(guān)元件S8以及第一電容C1和第二電容C2組成。在本示例實(shí)施方式的移位寄存器單元中，第一開(kāi)關(guān)元件S1用于響應(yīng)一輸入信號(hào)VIN而導(dǎo)通，以將所述輸入信號(hào)VIN提供至一第一節(jié)點(diǎn)N1。第二開(kāi)關(guān)元件S2用于響應(yīng)一第一時(shí)鐘信號(hào)CK1而導(dǎo)通，以將一第一電壓VDD提供至所述第一節(jié)點(diǎn)N1。第三開(kāi)關(guān)元件S3用于響應(yīng)所述第一時(shí)鐘信號(hào)CK1而導(dǎo)通，以將所述第一電壓VDD提供至一第二節(jié)點(diǎn)N2。第四開(kāi)關(guān)元件S4用于響應(yīng)一第三時(shí)鐘信號(hào)CK3而導(dǎo)通，以將所述輸入信號(hào)VIN提供至所述第二節(jié)點(diǎn)N2。第五開(kāi)關(guān)元件S5用于響應(yīng)所述第二節(jié)點(diǎn)N2的信號(hào)而導(dǎo)通，以將所述第一電壓VDD輸入至一第三節(jié)點(diǎn)N3。第六開(kāi)關(guān)元件S6用于響應(yīng)所述第一時(shí)鐘信號(hào)CK1而導(dǎo)通，以將一第二電壓VEE提供至所述第三節(jié)點(diǎn)N3。第七開(kāi)關(guān)元件S7用于響應(yīng)所述第三節(jié)點(diǎn)N3的信號(hào)而導(dǎo)通，以將所述第一電壓VDD提供至一輸出信號(hào)端VOUT。第八開(kāi)關(guān)元件用于響應(yīng)所述第一節(jié)點(diǎn)N1的信號(hào)而導(dǎo)通，以將一第二時(shí)鐘信號(hào)CK2提供至所述輸出信號(hào)端VOUT。第一電容C1耦接于所述第一電壓VDD及所述第二節(jié)點(diǎn)N2之間，第二電容C2耦接于所述第一節(jié)點(diǎn)N1及所述輸出信號(hào)端VOUT之間。

上述第一開(kāi)關(guān)元件S1至第八開(kāi)關(guān)元件S8可以為晶體管開(kāi)關(guān)；例如，分別為第一晶體管T1至第八晶體管T8。但在本公開(kāi)的其他示例性實(shí)施例中，第一開(kāi)關(guān)元件S1至第八開(kāi)關(guān)元件S8可以為其他類型的開(kāi)關(guān)，例如BJT開(kāi)關(guān)、晶閘管、可控二極管等等。下面，以所述第一晶體管T1至第八晶體管T8均為P型晶體管為例進(jìn)行說(shuō)明。

參考圖2中所示，所述第一晶體管T1至第八晶體管T8均包括第一端、第二端以及控制端，例如，第一端、第二端以及控制端分別為晶體管的源極、漏極以及柵極。其中：

所述第一晶體管T1的控制端及第一端與所述輸入信號(hào)VIN耦接，所述第一晶體管T1的第二端與所述第一節(jié)點(diǎn)N1耦接；在所述輸入信號(hào)VIN 為低電平時(shí)，所述第一晶體管T1導(dǎo)通，所述輸入信號(hào)VIN輸入至第一節(jié)點(diǎn)N1。

所述第二晶體管T2的控制端與所述第一時(shí)鐘信號(hào)CK1耦接，所述第二晶體管T2的第一端均與所述第一電壓VDD耦接，所述第二晶體管T2的第二端與所述第一節(jié)點(diǎn)N1耦接；本示例實(shí)施方式中，所述第一電壓VDD為一高電平電壓；在所述第一時(shí)鐘信號(hào)CK1為低電平時(shí)，所述第二晶體管T2導(dǎo)通，所述第一電壓VDD輸入至第一節(jié)點(diǎn)N1。

所述第三晶體管T3的控制端與所述第一時(shí)鐘信號(hào)CK1耦接，所述第三晶體管T3的第一端均與所述第一電壓VDD耦接，所述第三晶體管T3的第二端與所述第二節(jié)點(diǎn)N2耦接；在所述第一時(shí)鐘信號(hào)CK1為低電平時(shí)，所述第三晶體管T3導(dǎo)通，所述第一電壓VDD輸入至第二節(jié)點(diǎn)N2。

所述第四晶體管T4的控制端與所述第三時(shí)鐘信號(hào)CK3耦接，所述第四晶體管T4的第一端與所述輸入信號(hào)VIN耦接，所述第四晶體管T4的第二端與所述第二節(jié)點(diǎn)N2耦接；在所述第三時(shí)鐘信號(hào)CK3為低電平時(shí)，所述第四晶體管T4導(dǎo)通，所述輸入信號(hào)VIN輸入至第二節(jié)點(diǎn)N2。

所述第五晶體管T5的控制端與所述第二節(jié)點(diǎn)N2耦接，所述第五晶體管T5的第一端與所述第一電壓VDD耦接，所述第五晶體管T5的第二端與所述第三節(jié)點(diǎn)N3耦接；在所述第二節(jié)點(diǎn)N2電壓為低電平時(shí)，所述第五晶體管T5導(dǎo)通，所述第一電壓VDD輸入至第三節(jié)點(diǎn)N3。

所述第六晶體管T6的控制端與所述第一時(shí)鐘信號(hào)CK1耦接，所述第六晶體管T6的第一端與所述第二電壓VEE耦接，所述第六晶體管T6的第二端與所述第三節(jié)點(diǎn)N3耦接；本示例實(shí)施方式中，所述第二電壓VEE為一低電平電壓；在所述第一時(shí)鐘信號(hào)CK1為低電平時(shí)，所述第六晶體管T6導(dǎo)通，所述第二電壓VEE輸入至第三節(jié)點(diǎn)N3。

所述第七晶體管T7的控制端與所述第三節(jié)點(diǎn)N3耦接，所述第七晶體管T7的第一端與所述第一電壓VDD耦接，所述第七晶體管T7的第二端與所述輸出信號(hào)端VOUT耦接；在所述第三節(jié)點(diǎn)N3電壓為低電平時(shí)，所述第七晶體管T7導(dǎo)通，所述第一電壓VDD自所述輸出信號(hào)端VOUT輸出。由于本示例實(shí)施方式中所述第一電壓VDD為一高電平電壓，因此在所述第三節(jié)點(diǎn)N3的電位為低電平時(shí)，可以使得所述移位寄存器單元輸出 一高電平信號(hào)。

所述第八晶體管T8的控制端與所述第一節(jié)點(diǎn)N1耦接，所述第八晶體管T8的第一端與所述第二時(shí)鐘信號(hào)CK2耦接，所述第八晶體管T8的第二端與所述輸出信號(hào)端VOUT耦接；在所述第一節(jié)點(diǎn)N1電壓為低電平時(shí)，所述第八晶體管T8導(dǎo)通，所述第二時(shí)鐘信號(hào)CK2自所述輸出信號(hào)端VOUT輸出。因此，在所述第八晶體管T8導(dǎo)通時(shí)，若所述第二時(shí)鐘信號(hào)CK2處于高電平，則所述移位寄存器單元輸出一高電平信號(hào)；若所述第二時(shí)鐘信號(hào)CK2處于低電平，則所述移位寄存器單元輸出一低電平信號(hào)。

所述第一電容C1的第一端與所述第一電壓VDD耦接，所述第一電容C1的第二端與所述第三節(jié)點(diǎn)N3耦接；所述第一電容C1用于存儲(chǔ)所述第三節(jié)點(diǎn)N3的電壓。所述第二電容C2的第一端與所述第一節(jié)點(diǎn)N1耦接，所述第二電容C2的第二端與所述輸出信號(hào)端VOUT耦接，所述第二電容C2用于存儲(chǔ)所述第一節(jié)點(diǎn)N1的電壓。

下面結(jié)合圖3中的驅(qū)動(dòng)時(shí)序圖對(duì)本示例實(shí)施方式中的移位寄存器單元的工作原理加以更詳細(xì)的說(shuō)明。參考圖3中所示，在本示例實(shí)施方式中，所述第一時(shí)鐘信號(hào)CK1的相位領(lǐng)先所述第二時(shí)鐘信號(hào)CK22/3個(gè)信號(hào)周期，所述第二時(shí)鐘信號(hào)CK2的相位領(lǐng)先所述第三時(shí)鐘信號(hào)CK32/3個(gè)信號(hào)周期。所述第一時(shí)鐘信號(hào)CK1、第二時(shí)鐘信號(hào)CK2以及第三時(shí)鐘信號(hào)CK3的低電平占空比均為1:3。所述移位寄存器單元的工作過(guò)程可以包括以下階段：

參考圖3以及圖4中所示，在充電階段t1，第一時(shí)鐘信號(hào)CK1以及第二時(shí)鐘信號(hào)CK2為高電平，輸入信號(hào)VIN以及第三時(shí)鐘信號(hào)CK3為低電平。所述第二晶體管T2、第三晶體管T3以及第六晶體管T6關(guān)斷；所述第一晶體管T1以及第四晶體管T4導(dǎo)通。輸入信號(hào)VIN通過(guò)第一晶體管T1輸入至第一節(jié)點(diǎn)N1，從而對(duì)第二電容C2進(jìn)行充電，同時(shí)使第八晶體管T8導(dǎo)通。輸入信號(hào)VIN通過(guò)第四晶體管T4輸入至第二節(jié)點(diǎn)N2，從而使第五晶體管T5導(dǎo)通。第一電壓VDD通過(guò)第五晶體管T5輸入至第三節(jié)點(diǎn)N3，從而對(duì)第一電容C1進(jìn)行充電，同時(shí)使第七晶體管T7關(guān)斷。第二時(shí)鐘信號(hào)CK2通過(guò)第八晶體管T8自輸出信號(hào)端VOUT輸出，由于該階段所述第二時(shí)鐘信號(hào)CK2為高電平，因此所述移位寄存器單元輸出的為高電 平信號(hào)。

參考圖3以及圖5中所示，在輸出階段t2，輸入信號(hào)VIN、第一時(shí)鐘信號(hào)CK1以及第三時(shí)鐘信號(hào)CK3為高電平，第二時(shí)鐘信號(hào)CK2為低電平。所述第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管T4以及第六晶體管T6關(guān)斷。在所述第一電容C1存儲(chǔ)的高電平電壓信號(hào)作用下，第三節(jié)點(diǎn)N3的電壓仍為低電平，從而使第七晶體管T7保持關(guān)斷。在所述第二電容C2存儲(chǔ)的低電平電壓信號(hào)作用下，第一節(jié)點(diǎn)N1的電壓仍為低電平，從而使第八晶體管T8繼續(xù)導(dǎo)通。第二時(shí)鐘信號(hào)CK2通過(guò)第八晶體管T8自輸出信號(hào)端VOUT輸出，由于該階段所述第二時(shí)鐘信號(hào)CK2為低電平，因此所述移位寄存器單元輸出的為低電平信號(hào)。

參考圖3以及圖6中所示，在復(fù)位階段t3，輸入信號(hào)VIN、第二時(shí)鐘信號(hào)CK2以及第三時(shí)鐘信號(hào)CK3為高電平，第一時(shí)鐘信號(hào)CK1為低電平。所述第一晶體管T1以及第四晶體管T4關(guān)斷；所述第二晶體管T2、第三晶體管T3以及第六晶體管T6導(dǎo)通。所述第一電壓VDD通過(guò)所述第二晶體管T2輸入至所述第一節(jié)點(diǎn)N1，從而對(duì)所述第二電容C2進(jìn)行復(fù)位充電，同時(shí)使第八晶體管T8關(guān)斷。所述第一電壓VDD通過(guò)所述第三晶體管T3輸入至所述第二節(jié)點(diǎn)N2，從而使第五晶體管T5關(guān)斷。所述第二電壓VEE通過(guò)所述第六晶體管T6輸入至所述第三節(jié)點(diǎn)N3，從而對(duì)所述第一電容C1進(jìn)行復(fù)位充電，同時(shí)使第七晶體管T7導(dǎo)通，所述第一電壓VDD通過(guò)所述第七晶體管T7自輸出信號(hào)端VOUT輸出，由于第一電壓VDD為高電平，因此所述移位寄存器單元輸出的為高電平信號(hào)。

參考圖3以及圖7至圖9中所示，在復(fù)位階段t3之后的t4至t6階段，在所述第一電容C1存儲(chǔ)的低電平電壓信號(hào)作用下，第三節(jié)點(diǎn)N3的電壓仍為低電平，所述第七晶體管T7保持導(dǎo)通，所述第一電壓VDD通過(guò)所述第七晶體管T7自輸出信號(hào)端VOUTT輸出，由于第一電壓VDD為高電平，因此所述移位寄存器單元仍輸出的為高電平信號(hào)。此外，在所述第一時(shí)鐘信號(hào)CK1為低電平時(shí)，所述第六晶體管T6導(dǎo)通，所述第二電壓VEE通過(guò)所述第六晶體管T6輸入至所述第三節(jié)點(diǎn)N3，從而對(duì)所述第一電容C1進(jìn)行充電，進(jìn)而可以保持所述第七晶體管T7的導(dǎo)通，保證所述移位寄存器單元輸出的為高電平信號(hào)。

本實(shí)施例中像素驅(qū)動(dòng)電路的另外優(yōu)勢(shì)就是采用了單一溝道類型的晶體管即全為P型薄膜晶體管。采用全P型薄膜晶體管還具有以下優(yōu)點(diǎn)，例如對(duì)噪聲抑制力強(qiáng)；例如由于是低電平導(dǎo)通，而充電管理中低電平較容易實(shí)現(xiàn)；例如N型薄膜晶體管易受到地面反跳(Ground Bounce)的影響，而P型薄膜晶體管僅會(huì)受到驅(qū)動(dòng)電壓線IR Drop的影響，而一般情況下IR Drop的影響更易消除；例如，P型薄膜晶體管制程簡(jiǎn)單，相對(duì)價(jià)格較低；例如，P型薄膜晶體管的穩(wěn)定性更好等等。因此，采用全P型薄膜晶體管不但可以降低制備工藝的復(fù)雜程度和生產(chǎn)成本，而且有助于提升產(chǎn)品質(zhì)量。當(dāng)然，本領(lǐng)域所屬技術(shù)人員很容易得出本發(fā)明所提供的移位寄存器單元可以輕易改成全為N型晶體管；例如，在第一晶體管T1至第八晶體管T8均為N型晶體管時(shí)；上述第一電壓VDD為低電平電壓，上述第二電壓VEE為高電平電壓，所述第一時(shí)鐘信號(hào)CK1、第二時(shí)鐘信號(hào)CK2以及第三時(shí)鐘信號(hào)CK3的高電平占空比均為1:3。因此并不局限于本示例實(shí)施方式中的所提供的實(shí)現(xiàn)方式，在此不再贅述。

進(jìn)一步的，本示例實(shí)施方式還提供了一種柵極驅(qū)動(dòng)電路，該柵極驅(qū)動(dòng)電路包括根據(jù)上述的任意一種移位寄存器單元。具體而言，本示例實(shí)施方式中柵極驅(qū)動(dòng)電路可以如圖10中所示，其包括第一移位寄存器單元SR1、第二移位寄存器單元SR2、第三移位寄存器單元SR3、第四移位寄存器單元SR4以及第五移位寄存器單元SR5等多個(gè)移位寄存器單元；除最后一級(jí)移位寄存器單元外，其余每一級(jí)移位寄存器單元的輸入信號(hào)端VIN均耦接下一級(jí)移位寄存器單元的輸出信號(hào)端VOUT，除最后一級(jí)移位寄存器單元外，其余每一級(jí)移位寄存器單元的輸出信號(hào)端VOUT均耦接下一級(jí)移位寄存器單元的輸入信號(hào)端VIN，第一級(jí)移位寄存器單元的輸入信號(hào)端VIN為接入起始信號(hào)。即如圖中所示，所述第一移位寄存器單元SR1的輸入信號(hào)VIN接入起始信號(hào)，所述第一移位寄存器單元SR1的輸出信號(hào)端VOUT耦接所述第二移位寄存器單元SR2的輸入信號(hào)VIN。所述第二移位寄存器單元SR2的輸出信號(hào)端VOUT耦接所述第三移位寄存器單元SR3的輸入信號(hào)VIN。所述第三移位寄存器單元SR3的輸出信號(hào)端VOUT耦接所述第四移位寄存器單元SR4的輸入信號(hào)VIN，所述第四移位寄存器單元的輸出信號(hào)端VOUT耦接下一級(jí)移位寄存器單元的輸入信號(hào)端VIN等等。

繼續(xù)參考圖10，在本公開(kāi)的一種示例實(shí)施方式中，所述柵極驅(qū)動(dòng)電路還可以包括一時(shí)鐘信號(hào)發(fā)生單元(圖中未示出)；所述時(shí)鐘信號(hào)發(fā)生單元用于生成相位依次相差2/3個(gè)信號(hào)周期的第一時(shí)鐘信號(hào)CK1、第二時(shí)鐘信號(hào)CK2以及第三時(shí)鐘信號(hào)CK3。

所述第一移位寄存器單元SR1中的所述第一時(shí)鐘信號(hào)CK1至第三時(shí)鐘信號(hào)CK3分別為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)CK1、第二時(shí)鐘信號(hào)CK2以及第三時(shí)鐘信號(hào)CK3；所述第二移位寄存器單元SR2中的所述第一時(shí)鐘信號(hào)CK1至第三時(shí)鐘信號(hào)CK3分別為所述時(shí)鐘信號(hào)發(fā)生單元生成的第三時(shí)鐘信號(hào)CK3、第一時(shí)鐘信號(hào)CK1以及第二時(shí)鐘信號(hào)CK2；所述第三移位寄存器單元SR3中的所述第一時(shí)鐘信號(hào)CK1至第三時(shí)鐘信號(hào)CK3分別為所述時(shí)鐘信號(hào)發(fā)生單元生成的第二時(shí)鐘信號(hào)CK2、第三時(shí)鐘信號(hào)CK3以及第一時(shí)鐘信號(hào)CK1。

相比于現(xiàn)有技術(shù)中，本示例實(shí)施方式中的柵極驅(qū)動(dòng)電路僅需三組時(shí)鐘信號(hào)，因此減少的控制信號(hào)的數(shù)量，而且可以節(jié)省控制信號(hào)的布線，從而更有利于實(shí)現(xiàn)更窄邊框的顯示面板。

此外，發(fā)明人還對(duì)本示例實(shí)施方式中柵極驅(qū)動(dòng)電路的技術(shù)效果進(jìn)行了實(shí)驗(yàn)驗(yàn)證。如圖11中所示，可以看出為本示例實(shí)施方式中的柵極驅(qū)動(dòng)電路的輸出信號(hào)波形的有效且正確，并未影響柵極驅(qū)動(dòng)電路的性能。

進(jìn)一步的，本示例實(shí)施方式還提供了一種顯示面板，該顯示面板包括上述的任意一種柵極驅(qū)動(dòng)電路。由于使用柵極驅(qū)動(dòng)電路具有更小的布線面積，因此該顯示面板的有效顯示面積可以得以增加，有利于提升顯示面板的分辨率；同時(shí)，該顯示面板的邊框可以做的更窄。

綜上所述，本公開(kāi)的示例實(shí)施方式中，利用較少的晶體管和電容組成移位寄存單元，而且包括該移位寄存單元的柵極驅(qū)動(dòng)電路僅需較少的時(shí)鐘信號(hào)，因此本公開(kāi)可以使移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的布線面積減小，為實(shí)現(xiàn)更高分辨率和更窄邊框的顯示面板提供了技術(shù)支持；同時(shí)，由于簡(jiǎn)化了移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)，從而可以簡(jiǎn)化制備工藝，壓縮制備成本。

本公開(kāi)已由上述相關(guān)示例實(shí)施方式加以描述，然而上述示例實(shí)施方式僅為實(shí)施本公開(kāi)的范例。必需指出的是，已揭露的示例實(shí)施方式并未限制 本公開(kāi)的范圍。相反地，在不脫離本公開(kāi)的精神和范圍內(nèi)所作的更動(dòng)與潤(rùn)飾，均屬本公開(kāi)的專利保護(hù)范圍。