本發(fā)明涉及顯示領(lǐng)域，特別涉及一種移位寄存器單元、掃描驅(qū)動(dòng)電路、陣列基板和顯示裝置。

背景技術(shù)：

陣列基板行驅(qū)動(dòng)(gatedriveronarray，goa)技術(shù)相較于傳統(tǒng)工藝而言，不僅能省去承載柵極驅(qū)動(dòng)器的電路板、能實(shí)現(xiàn)顯示面板兩邊對(duì)稱(chēng)的設(shè)計(jì)，還能省去顯示面板邊緣上芯片綁定區(qū)域和例如扇出區(qū)的布線區(qū)域，有利于窄邊框設(shè)計(jì)的實(shí)現(xiàn)。同時(shí)，由于goa技術(shù)可以省去行方向上的芯片綁定工藝，對(duì)整體的產(chǎn)能、良率提升也有很大的幫助。

現(xiàn)有的goa單元中，上拉節(jié)點(diǎn)(pullup)一般被設(shè)計(jì)為控制柵極驅(qū)動(dòng)信號(hào)的輸出，因而在需要輸出柵極驅(qū)動(dòng)信號(hào)時(shí)為有效電平；而下拉節(jié)點(diǎn)(pulldown)一般被設(shè)計(jì)為控制上拉節(jié)點(diǎn)處和輸出端處的電平的復(fù)位，因而需要在輸出柵極驅(qū)動(dòng)信號(hào)之前和之后為有效電平?？梢钥闯?，在輸出柵極驅(qū)動(dòng)信號(hào)之前，下拉節(jié)點(diǎn)需從有效電平轉(zhuǎn)為無(wú)效電平，同時(shí)上拉節(jié)點(diǎn)需從無(wú)效電平轉(zhuǎn)為有效電平，在此過(guò)程中下拉節(jié)點(diǎn)對(duì)上拉節(jié)點(diǎn)的電平復(fù)位作用顯然會(huì)影響上拉節(jié)點(diǎn)的電平轉(zhuǎn)換速度。而且，在工藝缺陷和器件性能劣化等因素的影響下，上拉節(jié)點(diǎn)的電平轉(zhuǎn)換速度可能會(huì)進(jìn)一步變慢，甚至可能出現(xiàn)上拉節(jié)點(diǎn)處達(dá)不到有效電平的情況，導(dǎo)致goa單元輸出異常，造成顯示故障。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種移位寄存器單元、掃描驅(qū)動(dòng)電路、陣列基板和顯示裝置，可以解決現(xiàn)有g(shù)oa單元中下拉節(jié)點(diǎn)的電平轉(zhuǎn)換容易對(duì)上拉節(jié)點(diǎn)的電平轉(zhuǎn)換造成不良影響的問(wèn)題。

第一方面，本發(fā)明提供了一種移位寄存器單元，所述移位寄存器單元具有輸入端和輸出端，所述移位寄存器單元包括：

分別連接所述輸入端和第一節(jié)點(diǎn)的輸入模塊，用于在所述輸入端處為有效電平時(shí)將所述第一節(jié)點(diǎn)處置為有效電平；

分別連接所述輸入端和第二節(jié)點(diǎn)的重置模塊，用于在所述輸入端處為有效電平時(shí)將所述第二節(jié)點(diǎn)處置為無(wú)效電平；

分別連接所述第一節(jié)點(diǎn)和所述輸出端的輸出模塊，用于在所述第一節(jié)點(diǎn)處為有效電平時(shí)利用時(shí)鐘信號(hào)將所述輸出端處置為有效電平；

分別連接所述第一節(jié)點(diǎn)、所述輸出端和所述第二節(jié)點(diǎn)的下拉模塊，用于在所述第二節(jié)點(diǎn)處為有效電平時(shí)將所述第一節(jié)點(diǎn)處和所述輸出端處置為無(wú)效電平。

在一種可能的實(shí)現(xiàn)方式中，所述重置模塊包括第一晶體管；所述第一晶體管的柵極連接所述輸入端，源極和漏極中的一個(gè)連接所述第二節(jié)點(diǎn)，另一個(gè)連接所述第二節(jié)點(diǎn)的無(wú)效電平。

在一種可能的實(shí)現(xiàn)方式中，所述移位寄存器單元還包括：

分別連接所述第一節(jié)點(diǎn)和所述第二節(jié)點(diǎn)的下拉控制模塊，用于在所述第一節(jié)點(diǎn)處為有效電平時(shí)將所述第二節(jié)點(diǎn)處置為無(wú)效電平，在所述第一節(jié)點(diǎn)處為無(wú)效電平時(shí)利用時(shí)鐘信號(hào)將所述第二節(jié)點(diǎn)處置為有效電平。

在一種可能的實(shí)現(xiàn)方式中，所述移位寄存器單元還具有復(fù)位端，所述移位寄存器單元還包括：

分別連接所述復(fù)位端、所述第一節(jié)點(diǎn)和所述輸出端的復(fù)位模塊，用于在所述復(fù)位端處為有效電平時(shí)將所述第一節(jié)點(diǎn)處和所述輸出端處置為無(wú)效電平。

在一種可能的實(shí)現(xiàn)方式中，所述輸入模塊包括第二晶體管，所述輸出模塊包括第三晶體管和第一電容，所述復(fù)位模塊包括第四晶體管和第五晶體管，所述下拉模塊包括第六晶體管和第七晶體管，所述下拉控制模塊包括第八晶體管、第九晶體管、第十晶體管和第十一晶體管；其中，

所述第二晶體管的柵極連接所述輸入端，源極和漏極中的一個(gè)連接所述輸入端或者所述第一節(jié)點(diǎn)的有效電平，另一個(gè)連接所述第一節(jié)點(diǎn)；

所述第三晶體管的柵極連接所述第一節(jié)點(diǎn)，源極和漏極中的一個(gè)連接第一時(shí)鐘信號(hào)線，另一個(gè)連接所述輸出端；

所述第一電容的第一端連接所述第一節(jié)點(diǎn)，第二端連接所述輸出端；

所述第四晶體管的柵極連接所述復(fù)位端，源極和漏極中的一個(gè)連接所述第一節(jié)點(diǎn)，另一個(gè)連接所述第一節(jié)點(diǎn)的無(wú)效電平；

所述第五晶體管的柵極連接所述復(fù)位端，源極和漏極中的一個(gè)連接所述輸出端，另一個(gè)連接所述輸出端的無(wú)效電平；

所述第六晶體管的柵極連接所述第二節(jié)點(diǎn)，源極和漏極中的一個(gè)連接所述第一節(jié)點(diǎn)，另一個(gè)連接所述第一節(jié)點(diǎn)的無(wú)效電平；

所述第七晶體管的柵極連接所述第二節(jié)點(diǎn)，源極和漏極中的一個(gè)連接所述輸出端，另一個(gè)連接所述輸出端的無(wú)效電平；

所述第八晶體管的柵極連接所述第一節(jié)點(diǎn)，源極和漏極中的一個(gè)連接所述第二節(jié)點(diǎn)，另一個(gè)連接所述第二節(jié)點(diǎn)的無(wú)效電平；

所述第九晶體管的柵極連接第三節(jié)點(diǎn)，源極和漏極中的一個(gè)連接第二時(shí)鐘信號(hào)線，另一個(gè)連接所述第二節(jié)點(diǎn)；

所述第十晶體管的柵極連接所述第一節(jié)點(diǎn)，源極和漏極中的一個(gè)連接所述第三節(jié)點(diǎn)，另一個(gè)連接?xùn)艠O關(guān)閉電壓；

所述第十一晶體管的柵極連接第所述第二時(shí)鐘信號(hào)線，源極和漏極中的一個(gè)連接所述第二時(shí)鐘信號(hào)線，另一個(gè)連接所述第三節(jié)點(diǎn)；

其中，所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)分別用于加載正相時(shí)鐘信號(hào)和反相時(shí)鐘信號(hào)中的一個(gè)。

在一種可能的實(shí)現(xiàn)方式中，所述移位寄存器單元還包括：

第十二晶體管，所述第十二晶體管的柵極連接所述第二時(shí)鐘信號(hào)線，源極和漏極中的一個(gè)連接所述輸出端，另一個(gè)連接所述輸出端的無(wú)效電平。

在一種可能的實(shí)現(xiàn)方式中，所述移位寄存器單元還包括：

第十三晶體管，所述第十三晶體管的柵極連接所述第二時(shí)鐘信號(hào)線，源極和漏極中的一個(gè)連接所述輸入端，另一個(gè)連接所述第一節(jié)點(diǎn)。

第二方面，本發(fā)明還提供了一種掃描驅(qū)動(dòng)電路，所述掃描驅(qū)動(dòng)電路包括多級(jí)上述任意一種的移位寄存器單元。

第三方面，本發(fā)明還提供了一種陣列基板，所述陣列基板包括上述任意一種的掃描驅(qū)動(dòng)電路。

第四方面，本發(fā)明還提供了一種顯示裝置，所述顯示裝置包括上述任意一種的陣列基板。

由上述技術(shù)方案可知，基于重置模塊的設(shè)置，本發(fā)明可以在輸入模塊將第一節(jié)點(diǎn)處置為有效電平的同時(shí)將第二節(jié)點(diǎn)處置為無(wú)效電平，從而能夠減小下拉模塊在將第一節(jié)點(diǎn)處置為有效電平的過(guò)程中所造成的阻礙，解決現(xiàn)有g(shù)oa單元中下拉節(jié)點(diǎn)的電平轉(zhuǎn)換容易對(duì)上拉節(jié)點(diǎn)的電平轉(zhuǎn)換造成不良影響的問(wèn)題。相比于現(xiàn)有技術(shù)，本發(fā)明能夠加快第一節(jié)點(diǎn)處的電平轉(zhuǎn)換速度，有助于提升相關(guān)電路結(jié)構(gòu)的響應(yīng)速度和輸出信號(hào)的穩(wěn)定性。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，這些附圖的合理變型也都涵蓋在本發(fā)明的保護(hù)范圍中。

圖1是本發(fā)明一個(gè)實(shí)施例提供的移位寄存器單元的結(jié)構(gòu)框圖；

圖2是本發(fā)明又一實(shí)施例提供的移位寄存器單元的電路結(jié)構(gòu)圖；

圖3是圖2所示的移位寄存器單元的電路時(shí)序圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方式作進(jìn)一步地詳細(xì)描述。顯然，所描述的實(shí)施例是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；谒枋龅谋景l(fā)明的實(shí)施例，本領(lǐng)域普通技術(shù)人員在無(wú)需創(chuàng)造性勞動(dòng)的前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。除非另外定義，本發(fā)明使用的技術(shù)術(shù)語(yǔ)或者科學(xué)術(shù)語(yǔ)應(yīng)當(dāng)為本發(fā)明所屬領(lǐng)域內(nèi)具有一般技能的人士所理解的通常意義。本發(fā)明中使用的“第一”、“第二”以及類(lèi)似的詞語(yǔ)并不表示任何順序、數(shù)量或者重要性，而只是用來(lái)區(qū)分不同的組成部分?！鞍ā被蛘哳?lèi)似的詞語(yǔ)意指出現(xiàn)該詞前面的元件或者物件涵蓋出現(xiàn)在該詞后面列舉的元件或者物件及其等同，而不排除其他元件或者物件?！斑B接”或者“相連”等類(lèi)似的詞語(yǔ)并非限定于物理的或者機(jī)械的連接，而是可以包括電性的連接，且該連接可以是直接的或間接的。

圖1是本發(fā)明一個(gè)實(shí)施例提供的移位寄存器單元的結(jié)構(gòu)框圖。參見(jiàn)圖1，本發(fā)明實(shí)施例的移位寄存器單元具有輸入端in和輸出端out，包括：

分別連接輸入端in和第一節(jié)點(diǎn)pu的輸入模塊11，輸入模塊11用于在輸入端in處為有效電平時(shí)將第一節(jié)點(diǎn)pu處置為有效電平；

分別連接輸入端in和第二節(jié)點(diǎn)pd的重置模塊12，重置模塊12用于在輸入端in處為有效電平時(shí)將第二節(jié)點(diǎn)pd處置為無(wú)效電平；

分別連接第一節(jié)點(diǎn)pu和輸出端out的輸出模塊13，輸出模塊13用于在第一節(jié)點(diǎn)pu處為有效電平時(shí)利用時(shí)鐘信號(hào)將輸出端out處置為有效電平；

分別連接第一節(jié)點(diǎn)pu、輸出端out和第二節(jié)點(diǎn)pd的下拉模塊14，下拉模塊14用于在第二節(jié)點(diǎn)pd處為有效電平時(shí)將第一節(jié)點(diǎn)pu處和輸出端out處置為無(wú)效電平。

需要說(shuō)明的是，本文中的有效電平與無(wú)效電平分別指的是針對(duì)特定電路節(jié)點(diǎn)而言的兩個(gè)不同的預(yù)先配置的電壓范圍(均以公共端電壓為基準(zhǔn))。在一個(gè)示例中，所有電路節(jié)點(diǎn)的有效電平均為所在數(shù)字電路中的高電平。在又一示例中，所有電路節(jié)點(diǎn)的有效電平均為所在數(shù)字電路中的低電平。在又一示例中，輸入端in處的有效電平是所在數(shù)字電路中的低電平，而輸出端out、第一節(jié)點(diǎn)pu和第二節(jié)點(diǎn)pd處的有效電平是所在數(shù)字電路中的高電平。當(dāng)然，關(guān)于有效電平和無(wú)效電平的設(shè)置方式可以不僅限于以上示例。

可以看出，基于重置模塊的設(shè)置，本發(fā)明實(shí)施例可以在輸入模塊將第一節(jié)點(diǎn)處置為有效電平的同時(shí)將第二節(jié)點(diǎn)處置為無(wú)效電平，從而能夠減小下拉模塊在將第一節(jié)點(diǎn)處置為有效電平的過(guò)程中所造成的阻礙，解決現(xiàn)有g(shù)oa單元中下拉節(jié)點(diǎn)的電平轉(zhuǎn)換容易對(duì)上拉節(jié)點(diǎn)的電平轉(zhuǎn)換造成不良影響的問(wèn)題。相比于現(xiàn)有技術(shù)，本發(fā)明實(shí)施例能夠加快第一節(jié)點(diǎn)處的電平轉(zhuǎn)換速度，有助于提升相關(guān)電路結(jié)構(gòu)的響應(yīng)速度和輸出信號(hào)的穩(wěn)定性。

圖2是本發(fā)明又一實(shí)施例提供的移位寄存器單元的電路結(jié)構(gòu)圖。參見(jiàn)圖2，本實(shí)施例的移位寄存器單元包括輸入模塊11、重置模塊12、輸出模塊13、下拉模塊14(包括第一部分14a和第二部分14b)、下拉控制模塊15、復(fù)位模塊16(包括第一部分16a和第二部分16b)，以及第十二晶體管m12和第十三晶體管m13。接下來(lái)，將依次介紹每一部分的電路結(jié)構(gòu)并進(jìn)行相關(guān)說(shuō)明。

如圖2所示，輸入模塊11包括第二晶體管m2，第二晶體管m2的柵極連接輸入端in，源極和漏極中的一個(gè)連接輸入端in，另一個(gè)連接第一節(jié)點(diǎn)pu。需要說(shuō)明的是，根據(jù)晶體管具體類(lèi)型的不同，可以設(shè)置其源極和漏極分別所具有的連接關(guān)系，以與流過(guò)晶體管的電流的方向相匹配；在晶體管具有源極與漏極對(duì)稱(chēng)的結(jié)構(gòu)時(shí)，源極和漏極可以視為不作特別區(qū)分的兩個(gè)電極。如此，當(dāng)輸入端in處為高電平時(shí)，第二晶體管m2在柵極的高電平作用下打開(kāi)，將第一節(jié)點(diǎn)pu處上拉至高電平，實(shí)現(xiàn)上述在輸入端in處為有效電平時(shí)將第一節(jié)點(diǎn)pu處置為有效電平的功能。在一種可能的替代方式中，第二晶體管m2的源極和漏極中與輸入端in相連的一極可以改接第一節(jié)點(diǎn)的有效電平，同樣可以實(shí)現(xiàn)上述功能。當(dāng)然，輸入模塊11的電路結(jié)構(gòu)可以不僅限于以上形式。

如圖2所示，重置模塊12包括第一晶體管m1；第一晶體管m1的柵極連接輸入端in，源極和漏極中的一個(gè)連接第二節(jié)點(diǎn)pd，另一個(gè)連接可提供第二節(jié)點(diǎn)pd的無(wú)效電平的無(wú)效電平電壓線vss。如此，當(dāng)輸入端in處為高電平時(shí)，第一晶體管m1在柵極的高電平作用下打開(kāi)，將第二節(jié)點(diǎn)pd處下拉至低電平，實(shí)現(xiàn)上述在輸入端in處為有效電平時(shí)將第二節(jié)點(diǎn)pd處置為無(wú)效電平的功能。當(dāng)然，重置模塊12的電路結(jié)構(gòu)可以不僅限于以上形式。

如圖2所示，輸出模塊13包括第三晶體管m3和第一電容c1，其中第三晶體管m3的柵極連接第一節(jié)點(diǎn)pu，源極和漏極中的一個(gè)連接第一時(shí)鐘信號(hào)線clk，另一個(gè)連接輸出端out；第一電容c1的第一端連接第一節(jié)點(diǎn)pu，第二端連接輸出端out。其中，作為本實(shí)施例的一種示例，第一時(shí)鐘信號(hào)線clk上和第二時(shí)鐘信號(hào)線clkb上可以分別加載正相時(shí)鐘信號(hào)和反相時(shí)鐘信號(hào)中的一個(gè)。如此，當(dāng)?shù)谝还?jié)點(diǎn)pu處為高電平時(shí)，第三晶體管m3在柵極的高電平作用下打開(kāi)，從而能夠利用第一時(shí)鐘信號(hào)線clk上的高電平將輸出端out處上拉至高電平，實(shí)現(xiàn)上述在第一節(jié)點(diǎn)pu處為有效電平時(shí)利用時(shí)鐘信號(hào)將輸出端out處置為有效電平的功能。當(dāng)然，輸出模塊13的電路結(jié)構(gòu)可以不僅限于以上形式。

如圖2所示，下拉模塊14括第六晶體管m6和第七晶體管m7，其中的第六晶體管m6的柵極連接第二節(jié)點(diǎn)pd，源極和漏極中的一個(gè)連接第一節(jié)點(diǎn)pu，另一個(gè)連接可提供第一節(jié)點(diǎn)pu的無(wú)效電平的無(wú)效電平電壓線vss；第七晶體管m7的柵極連接第二節(jié)點(diǎn)pd，源極和漏極中的一個(gè)連接輸出端out，另一個(gè)連接可提供輸出端out的無(wú)效電平的無(wú)效電平電壓線vss。如此，在第二節(jié)點(diǎn)pd處為高電平時(shí)，第六晶體管m6和第七晶體管m7在柵極的高電平作用下打開(kāi)，從而能夠?qū)⒌谝还?jié)點(diǎn)pu和輸出端out處下拉至低電平，實(shí)現(xiàn)上述在第二節(jié)點(diǎn)pd處為有效電平時(shí)將第一節(jié)點(diǎn)pu處和輸出端out處置為無(wú)效電平的功能。當(dāng)然，下拉模塊14的電路結(jié)構(gòu)可以不僅限于以上形式。

如圖2所示，本實(shí)施例的移位寄存器單元還包括分別連接第一節(jié)點(diǎn)pu和第二節(jié)點(diǎn)pd的下拉控制模塊15，該下拉控制模塊15用于在第一節(jié)點(diǎn)pu處為有效電平時(shí)將第二節(jié)點(diǎn)pd處置為無(wú)效電平，在第一節(jié)點(diǎn)pu處為無(wú)效電平時(shí)利用時(shí)鐘信號(hào)將第二節(jié)點(diǎn)pd處置為有效電平。具體地，本實(shí)施例中的下拉控制模塊15包括第八晶體管m8、第九晶體管m9、第十晶體管m10和第十一晶體管m11。其中，第八晶體管m8的柵極連接第一節(jié)點(diǎn)pu，源極和漏極中的一個(gè)連接第二節(jié)點(diǎn)pd，另一個(gè)連接可提供第二節(jié)點(diǎn)pd的無(wú)效電平的無(wú)效電平電壓線vss。第九晶體管m9的柵極連接第三節(jié)點(diǎn)pn，源極和漏極中的一個(gè)連接第二時(shí)鐘信號(hào)線clkb，另一個(gè)連接第二節(jié)點(diǎn)pd。第十晶體管m10的柵極連接第一節(jié)點(diǎn)pu，源極和漏極中的一個(gè)連接第三節(jié)點(diǎn)pn，另一個(gè)連接可提供柵極關(guān)閉電壓的無(wú)效電平電壓線vss。第十一晶體管m11的柵極連接第第二時(shí)鐘信號(hào)線clkb，源極和漏極中的一個(gè)連接第二時(shí)鐘信號(hào)線clkb，另一個(gè)連接第三節(jié)點(diǎn)pn。

如此，當(dāng)?shù)谝还?jié)點(diǎn)pu處為高電平時(shí)，第八晶體管m8和第十晶體管m10在柵極的高電平作用下打開(kāi)，將第二節(jié)點(diǎn)pd和第三節(jié)點(diǎn)pn處下拉至低電平。而當(dāng)?shù)谝还?jié)點(diǎn)pu處為低電平時(shí)，第十一晶體管m11能夠在每個(gè)時(shí)鐘周期內(nèi)第二時(shí)鐘信號(hào)線clkb為高電平的時(shí)段內(nèi)打開(kāi)，從而將第三節(jié)點(diǎn)pn上拉至高電平，使得第十一晶體管m11在柵極的高電平作用下打開(kāi)，從而將第二節(jié)點(diǎn)pd處也上拉至高電平。可見(jiàn)，上述電路結(jié)構(gòu)能夠?qū)崿F(xiàn)上述在第一節(jié)點(diǎn)pu處為有效電平時(shí)將第二節(jié)點(diǎn)pd處置為無(wú)效電平，在第一節(jié)點(diǎn)pu處為無(wú)效電平時(shí)利用時(shí)鐘信號(hào)將第二節(jié)點(diǎn)pd處置為有效電平的功能。當(dāng)然，下拉控制模塊15的電路結(jié)構(gòu)可以不僅限于以上形式。

如圖2所示，本實(shí)施例中的移位寄存器單元還具有復(fù)位端res，并且還包括分別連接復(fù)位端res、第一節(jié)點(diǎn)pu和輸出端out的復(fù)位模塊16，該復(fù)位模塊16用于在復(fù)位端res處為有效電平時(shí)將第一節(jié)點(diǎn)pu處和輸出端out處置為無(wú)效電平。具體地，本實(shí)施例中的復(fù)位模塊16包括第四晶體管m4和第五晶體管m5，其中的第四晶體管m4的柵極連接復(fù)位端res，源極和漏極中的一個(gè)連接第一節(jié)點(diǎn)pu，另一個(gè)連接可提供第一節(jié)點(diǎn)pu的無(wú)效電平的無(wú)效電平電壓線vss；第五晶體管m5的柵極連接復(fù)位端res，源極和漏極中的一個(gè)連接輸出端out，另一個(gè)連接可提供輸出端out的無(wú)效電平的無(wú)效電平電壓線vss。如此，當(dāng)復(fù)位端res處為高電平時(shí)，第四晶體管m4和第五晶體管m5在柵極的高電平作用下打開(kāi)，從而將第一節(jié)點(diǎn)pu和輸出端out處下拉至低電平，實(shí)現(xiàn)上述在復(fù)位端res處為有效電平時(shí)將第一節(jié)點(diǎn)pu處和輸出端out處置為無(wú)效電平的功能。當(dāng)然，復(fù)位模塊16的電路結(jié)構(gòu)可以不僅限于以上形式。

如圖2所示，第十二晶體管m12的柵極連接第二時(shí)鐘信號(hào)線clkb，源極和漏極中的一個(gè)連接輸出端out，另一個(gè)連接可提供輸出端out的無(wú)效電平的無(wú)效電平電壓線vss。如此，當(dāng)?shù)诙r(shí)鐘信號(hào)線clkb為高電平時(shí)，第十二晶體管m12在柵極的高電平作用下打開(kāi)，從而將輸出端out處下拉至低電平。第十二晶體管m12能夠隨著時(shí)鐘周期釋放輸出端out處的噪聲電壓，幫助穩(wěn)定輸出端out處的電位。

如圖2所示，第十三晶體管m13的柵極連接第二時(shí)鐘信號(hào)線clkb，源極和漏極中的一個(gè)連接輸入端in，另一個(gè)連接第一節(jié)點(diǎn)pu。如此，當(dāng)?shù)诙r(shí)鐘信號(hào)線clkb為高電平時(shí)，第十三晶體管m13在柵極的高電平作用下打開(kāi)，從而將輸入端in與第一節(jié)點(diǎn)pu彼此導(dǎo)通。第十三晶體管m13能夠在輸入端in處為高電平時(shí)幫助輸入模塊11對(duì)第一節(jié)點(diǎn)pu處進(jìn)行上拉，并能夠隨著時(shí)鐘周期釋放第一節(jié)點(diǎn)pu處的噪聲電壓，幫助穩(wěn)定第一節(jié)點(diǎn)pu處的電位。

需要說(shuō)明的是，圖2中示出的晶體管均為n型晶體管，即可以通過(guò)相同制作工藝形成以降低制造成本。為了便于理解，本實(shí)施例中均是以全部晶體管均為n型晶體管，并且高電平作為有效電平、低電平作為無(wú)效電平為例進(jìn)行說(shuō)明的。當(dāng)然，實(shí)施時(shí)在也可以采用低電平作為有效電平、高電平作為無(wú)效電平，和/或?qū)⒉糠只蛉康膎型晶體管變更為p型晶體管的設(shè)置。例如，可以在本實(shí)施例的基礎(chǔ)上進(jìn)行如下變更：將圖2中的晶體管全部設(shè)置為p型晶體管，并將相關(guān)信號(hào)的高電平與低電平相互交換，例如使無(wú)效電平電壓線vss由輸出低電平變更為輸出高電平。容易理解的是，這樣的變更會(huì)使得電路工作原理中的高電平變?yōu)榈碗娖?、低電平變?yōu)楦唠娖剑娢簧侠優(yōu)殡娢幌吕?、電位下拉變?yōu)殡娢簧侠?，而電路工作原理的?shí)質(zhì)則保持不變。因此，變更后的電路結(jié)構(gòu)、電路時(shí)序和電路工作原理可以比照上述實(shí)施例進(jìn)行理解，在此不再贅述。

圖3是圖2所示的移位寄存器單元的電路時(shí)序圖。參見(jiàn)圖3，上述移位寄存器單元的工作階段主要包括輸入階段i、輸出階段ii和復(fù)位階段iii。參見(jiàn)圖2和圖3，上述移位寄存器單元的工作原理簡(jiǎn)述如下：

輸入階段i之前和復(fù)位階段iii之后，隨著第二時(shí)鐘信號(hào)線clkb上高電平與低電平的周期性交替，第三節(jié)點(diǎn)pn處將會(huì)在第十一晶體管m11的周期性的上拉作用下被保持為高電平，而第二節(jié)點(diǎn)pd處則會(huì)在第九晶體管m9的上拉作用下被保持為與第二時(shí)鐘信號(hào)線clkb相同的波形。由此，第一節(jié)點(diǎn)pu處將會(huì)在第六晶體管m6的下拉作用和第十三晶體管m13的周期性下拉作用下被保持為低電平，輸出端out處將會(huì)在第七晶體管m7的下拉作用和第十二晶體管m12的周期性下拉作用下被保持為低電平，即移位寄存器單元處于復(fù)位狀態(tài)。

輸入階段i中，輸入端in處轉(zhuǎn)為高電平，第一晶體管m1和第二晶體管m2打開(kāi)，分別將第二節(jié)點(diǎn)pd處下拉至低電平、將第一節(jié)點(diǎn)pu處上拉至高電平。從而，第六晶體管m6和第七晶體管m7關(guān)閉，而第三晶體管m3、第八晶體管m8、第十晶體管m10打開(kāi)，第三節(jié)點(diǎn)pn處被下拉至低電平，第九晶體管m9關(guān)閉。同時(shí)，第十二晶體管m12和第十三晶體管m13在第二時(shí)鐘信號(hào)線clkb上的高電平作用下打開(kāi)，此時(shí)第十三晶體管m13幫助進(jìn)行第一節(jié)點(diǎn)pu處的上拉。輸出端out處在第三晶體管m3和第十二晶體管m12的下拉作用下保持為低電平。由此，第一電容c1的第一端處為第一節(jié)點(diǎn)pu處的高電平，第二端處為輸出端out處的低電平，處于被充電的狀態(tài)。

輸出階段ii中，輸入端in處轉(zhuǎn)為低電平，第二時(shí)鐘信號(hào)線clkb上為低電平，第一時(shí)鐘信號(hào)線clk上為高電平。在第一電容c1的電荷保持作用下，第一節(jié)點(diǎn)pu處會(huì)隨著第一時(shí)鐘信號(hào)線clk上由低電平轉(zhuǎn)為高電平的變化跳變至一電位更高的高電平上。這使得第三晶體管m3完全打開(kāi)，快速完成輸出端out處的電位上拉，即輸出端out處開(kāi)始進(jìn)行柵極驅(qū)動(dòng)信號(hào)的輸出。

復(fù)位階段iii中：復(fù)位端res處轉(zhuǎn)為高電平，第二時(shí)鐘信號(hào)線clkb上為高電平，第一時(shí)鐘信號(hào)線clk上為低電平。復(fù)位端res處的高電平作用下第四晶體管m4和第五晶體管m5打開(kāi)，分別對(duì)第一節(jié)點(diǎn)pu和輸出端out處進(jìn)行電位下拉。由此，第八晶體管m8停止對(duì)第二節(jié)點(diǎn)pd處的電位下拉，第十晶體管m10停止對(duì)第三節(jié)點(diǎn)pn處的電位下拉。在第二時(shí)鐘信號(hào)線clkb上的高電平作用下，第十一晶體管m11打開(kāi)而第三節(jié)點(diǎn)pn處被置為高電平，第九晶體管m9打開(kāi)而第二節(jié)點(diǎn)pd處被置為高電平。在第二節(jié)點(diǎn)pd處的高電平作用下，第六晶體管m6和第七晶體管m7的打開(kāi)會(huì)使得第一節(jié)點(diǎn)pu處和輸出端go處被置為低電平，即停止柵極驅(qū)動(dòng)信號(hào)的輸出。此后，移位寄存器單元將會(huì)一直處于復(fù)位狀態(tài)，直到下一次輸入階段i的開(kāi)始。

可以看出，如果失去第一晶體管m1在輸入階段i中對(duì)第二節(jié)點(diǎn)pd處的電位下拉作用，第二晶體管m2對(duì)第一節(jié)點(diǎn)pu處的電位上拉作用將會(huì)受到第六晶體管m6第一節(jié)點(diǎn)pu處的電位下拉作用的影響，造成第一節(jié)點(diǎn)pu處的電位上升速度和第二節(jié)點(diǎn)pd處的電位下降速度緩慢，甚至可能出現(xiàn)第一節(jié)點(diǎn)pu處在輸入階段i結(jié)束時(shí)還達(dá)不到所需要的高電平的情況，導(dǎo)致移位寄存器單元無(wú)法輸出柵極驅(qū)動(dòng)信號(hào)，即產(chǎn)生了工作異常。而由于存在有第一晶體管m1在輸入階段i中對(duì)第二節(jié)點(diǎn)pd處的電位下拉作用，第二節(jié)點(diǎn)pd處的電位將會(huì)被迅速置為低電平，而第二晶體管m2對(duì)第一節(jié)點(diǎn)pu處的電位上拉作用將幾乎不會(huì)受到第六晶體管m6第一節(jié)點(diǎn)pu處的電位下拉作用的影響。因此，本發(fā)明實(shí)施例能夠加快第一節(jié)點(diǎn)pu處的電平轉(zhuǎn)換速度，有助于提升相關(guān)電路結(jié)構(gòu)的響應(yīng)速度和輸出信號(hào)的穩(wěn)定性。

在本發(fā)明實(shí)施例中需要說(shuō)明的是，在上述第十三晶體管m13和上述第四晶體管m4均可以在復(fù)位階段iii中實(shí)現(xiàn)對(duì)第一節(jié)點(diǎn)pu處的下拉，因此在其他實(shí)現(xiàn)方式中還可以只保留其中的一個(gè)而去掉另一個(gè)，而上述移位寄存器單元的工作流程仍能正常進(jìn)行。上述第五晶體管m5和上述第二晶體管m12均可以在復(fù)位階段iii中實(shí)現(xiàn)對(duì)輸出端out處的下拉，但即使去掉其中的一個(gè)或兩個(gè)，仍能由第七晶體管m7完成對(duì)輸出端out處的下拉，因此在其他實(shí)現(xiàn)方式中可以去掉其中的一個(gè)或兩個(gè)，而上述移位寄存器單元的工作流程仍能正常進(jìn)行。

基于同樣的發(fā)明構(gòu)思，本發(fā)明的又一實(shí)施例提供了一種掃描驅(qū)動(dòng)電路，該掃描驅(qū)動(dòng)電路包括若干級(jí)的上述任意一種的移位寄存器單元。在每個(gè)柵極驅(qū)動(dòng)電路中：除第一級(jí)移位寄存器單元之外，任一級(jí)移位寄存器單元的輸入端均與上一級(jí)移位寄存器單元的輸出端相連；除第一級(jí)移位寄存器單元之外，任一級(jí)移位寄存器單元的輸出端均與上一級(jí)移位寄存器單元的復(fù)位端相連。而且為了實(shí)現(xiàn)正確的信號(hào)時(shí)序，奇數(shù)級(jí)的移位寄存器單元所連接的第一時(shí)鐘信號(hào)線是偶數(shù)級(jí)的移位寄存器單元所連接的第二時(shí)鐘信號(hào)線，奇數(shù)級(jí)的移位寄存器單元所連接的第二時(shí)鐘信號(hào)線是偶數(shù)級(jí)移位寄存器單元所連接的第一時(shí)鐘信號(hào)線。即除第一級(jí)之外，任一級(jí)移位寄存器單元的時(shí)鐘信號(hào)的連接方式與上一級(jí)移位寄存器單元的相反?；谝莆患拇嫫鲉卧苋〉玫母鼉?yōu)的電路性能，該掃描驅(qū)動(dòng)電路也能取得更優(yōu)的電路性能。

基于同樣的發(fā)明構(gòu)思，本發(fā)明的又一實(shí)施例提供了一種陣列基板，該陣列基板包括上述任意一種的移位寄存器單元或上述任意一種的掃描驅(qū)動(dòng)電路。在一個(gè)示例中，該陣列基板在顯示區(qū)域之外設(shè)置有若干個(gè)上述任意一種的掃描驅(qū)動(dòng)電路?；谝莆患拇嫫鲉卧驋呙栩?qū)動(dòng)電路所能取得的更優(yōu)的電路性能，該陣列基板也能取得更優(yōu)的性能。

基于同樣的發(fā)明構(gòu)思，本發(fā)明的又一實(shí)施例提供了一種顯示裝置，該顯示裝置包括上述任意一種的移位寄存器單元、上述任意一種的掃描驅(qū)動(dòng)電路或上述任意一種的陣列基板。本發(fā)明實(shí)施例中的顯示裝置可以為：顯示面板、手機(jī)、平板電腦、電視機(jī)、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件?；谝莆患拇嫫鲉卧呙栩?qū)動(dòng)電路或陣列基板所能取得的更優(yōu)的性能，該顯示裝置也能取得更優(yōu)的性能。

以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。