本發(fā)明涉及同步采樣技術(shù)領(lǐng)域，具體涉及電能質(zhì)量及用戶環(huán)境在線監(jiān)測(cè)一體化裝置的同步采樣方法。

背景技術(shù)：

信號(hào)的同步采樣在電力系統(tǒng)有廣泛的應(yīng)用，如電力諧波測(cè)量、系統(tǒng)阻抗測(cè)量等，高性能的信號(hào)同步采樣一般通過(guò)硬件系統(tǒng)實(shí)現(xiàn)。但是，高性能硬件系統(tǒng)的硬件結(jié)構(gòu)復(fù)雜，導(dǎo)致同步采樣操作繁復(fù)且成本較高。且同步采樣常發(fā)生采樣中斷和采樣失步等故障，因此本發(fā)明采用硬件邏輯電路和軟件空中策略結(jié)合的方法，提供了一種電能質(zhì)量及用戶環(huán)境在線監(jiān)測(cè)一體化裝置的同步采樣方法。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供了電能質(zhì)量及用戶環(huán)境在線監(jiān)測(cè)一體化裝置的同步采樣方法，具體技術(shù)方案如下：

電能質(zhì)量及用戶環(huán)境在線監(jiān)測(cè)一體化裝置的同步采樣方法采用過(guò)零檢測(cè)邏輯電路、鎖相倍頻邏輯電路、防失步邏輯電路和防失步邏輯控制策略；過(guò)零檢測(cè)邏輯電路的輸出端為鎖相倍頻邏輯電路的輸入端，鎖相倍頻邏輯電路的輸出端為防失步邏輯電路的輸入端，防失步邏輯控制策略用于控制防失步邏輯電路；

所述過(guò)零檢測(cè)邏輯電路用于將正弦信號(hào)變成方波信號(hào)，過(guò)零檢測(cè)邏輯電路采用電壓比較器；所述鎖相倍頻邏輯電路用于將從過(guò)零檢測(cè)邏輯電路輸出的方波信號(hào)進(jìn)行鎖相和n倍頻實(shí)現(xiàn)輸出的信號(hào)頻率自動(dòng)跟蹤輸入的信號(hào)頻率，鎖相倍頻邏輯電路采用鎖相環(huán)和分頻器；防失步邏輯電路和防失步邏輯控制策略用于防止鎖相倍頻邏輯電路無(wú)法輸出倍頻信號(hào)使得同步采樣中斷或者過(guò)零檢測(cè)邏輯電路在單個(gè)電網(wǎng)周期內(nèi)多次觸發(fā)造成同步采樣失步；所述防失步邏輯電路包括ll245a芯片、dsp芯片；防失步邏輯控制策略流程如下：

（1）設(shè)s_count表示計(jì)算采樣的個(gè)數(shù)，每次采樣完成就增加1個(gè)，tw表示每次采樣的時(shí)間間隔，t_timer表示計(jì)數(shù)時(shí)間間隔；dsp芯片定時(shí)器計(jì)數(shù)一定時(shí)間t_timer產(chǎn)生相應(yīng)的中斷；

（2）當(dāng)s_count*tw<k1*t_timer時(shí)，則認(rèn)為過(guò)零檢測(cè)電路的輸入信號(hào)發(fā)生故障導(dǎo)致鎖相倍頻邏輯電路無(wú)信號(hào)輸出，則dsp芯片控制ll245a芯片觸發(fā)輸出pwm信號(hào)作為采樣信號(hào)并啟動(dòng)故障錄波；所述k1為比例系數(shù)，其取值范圍為0.7~0.9；

（3）當(dāng)s_count*tw>k2*t_timer時(shí)，則認(rèn)為過(guò)零檢測(cè)電路受到干擾且在單個(gè)電網(wǎng)周期內(nèi)多次觸發(fā)，則dsp芯片控制ll245a芯片觸發(fā)輸出pwm信號(hào)作為采樣信號(hào)并且和產(chǎn)生相應(yīng)的標(biāo)記，并啟動(dòng)故障錄波；所述k2為比例系數(shù)，其取值范圍為1.5~1.7。

進(jìn)一步，所述過(guò)零檢測(cè)邏輯電路包括電阻r11、電阻r12、電阻r13、電阻r14、電阻r15、電阻r16、二級(jí)管d1、電壓比較器max474、電源vcc；所述電壓比較器max474包括信號(hào)正輸入端、信號(hào)負(fù)輸入端、信號(hào)輸出端、電源正輸入端、電源負(fù)輸入端；所述電阻r11的一端與輸入信號(hào)連接，電阻r11的另一端分別與電阻r12的一端、二極管d1的負(fù)極連接；電阻r12的另一端分別與電阻r13的一端、電壓比較器max474的信號(hào)正輸入端連接，二極管d1的正極接地，電阻r13的另一端與電源vcc連接，電阻r14的一端與電源vcc連接，電阻r14的另一端分別與電壓比較器max474的信號(hào)負(fù)輸入端、電阻r16的一端連接，電阻r16的另一端接地，電壓比較器max474的電源正輸入端與vcc連接，電壓比較器max474的電源負(fù)輸入端接地，電阻r15的一端與電源vcc連接，電阻r15的另一端與電壓比較器max474的信號(hào)負(fù)輸入端連接。

進(jìn)一步，所述鎖相倍頻邏輯電路包括電阻r17、電阻r18、電阻r19、電阻r20、電容c11、電容c12、電容c13、鎖相環(huán)cd4046、分頻器cd4040、電源vcc；所述鎖相環(huán)有16個(gè)引腳；所述分頻器cd4040有16個(gè)引腳；所述鎖相環(huán)cd4046的引腳14與電壓比較器max474的信號(hào)輸出端連接，電阻r19的一端與鎖相環(huán)cd4046的引腳2連接，電阻r19的另一端分別與電阻r17的一端、鎖相環(huán)cd4046的引腳9連接，電阻r17的另一端與電容c11的一端連接，電容c11的另一端接地，電容c12的一端與鎖相環(huán)cd4046的引腳9連接，電容c12的另一端接地，電阻r18的一端與鎖相環(huán)cd4046的引腳9連接，電阻r18的另一端接地，鎖相環(huán)cd4046的引腳8和鎖相環(huán)cd4046的引腳5接地，鎖相環(huán)cd4046的引腳11與電阻r20的一端連接，電阻r20的另一端接地，電容c13的一端與鎖相環(huán)cd4046的引腳6連接，電容c13的另一端與鎖相環(huán)cd4046的引腳7連接，鎖相環(huán)cd4046的引腳16與電源vcc連接，鎖相環(huán)cd4046的引腳3與分頻器cd4040的引腳12連接，鎖相環(huán)cd4046的引腳4與分頻器cd4040的引腳10連接，分頻器cd4040的引腳16與電源vcc連接，分頻器cd4040的引腳8和引腳11接地。

進(jìn)一步，所述防失步邏輯電路包括ll245a芯片、dsp芯片、ad芯片；所述ll245a芯片包括引腳1a1、引腳1a2、引腳2a1、引腳2a2、引腳dir；所述dsp芯片包括引腳gpio、引腳pwm；所述ad芯片包括引腳holdx；所述ll245a芯片的引腳2a2與分頻器cd4040的引腳10連接，ll245a芯片的引腳1a2和引腳2a1都與ad芯片的引腳holdx連接，ll245a芯片的引腳dir與dsp芯片的引腳gpio連接，ll245a芯片的引腳1a1與dsp芯片的引腳pwm連接。

本發(fā)明的有益效果為：本發(fā)明提供了電能質(zhì)量及用戶環(huán)境在線監(jiān)測(cè)一體化裝置的同步采樣方法，可使同步采樣的頻率與被監(jiān)測(cè)的電網(wǎng)信號(hào)之間保持一定的倍數(shù)關(guān)系，實(shí)時(shí)有效的實(shí)現(xiàn)電網(wǎng)頻率波動(dòng)的自動(dòng)跟蹤采樣，防失步邏輯電路和防失步邏輯控制策略克服了以下兩方面缺陷：1）過(guò)零檢測(cè)的信號(hào)來(lái)自被測(cè)的電網(wǎng)信號(hào)某一相，若剛好該相又發(fā)生短路、斷線等故障，這時(shí)會(huì)使鎖相倍頻電路因無(wú)法輸出倍頻信號(hào)而使采樣中斷；2）諧波等干擾源可能會(huì)對(duì)過(guò)零檢測(cè)電路造成在單個(gè)電網(wǎng)周期內(nèi)多次觸發(fā)，引起采樣失步。防失步邏輯控制策略是根據(jù)采樣點(diǎn)數(shù)所需要的時(shí)間與外加定時(shí)器之間的比較，來(lái)判斷采樣是否失步，以切換到pwm信號(hào)來(lái)觸發(fā)采樣，而pwm信號(hào)是根據(jù)電網(wǎng)前一個(gè)周波頻率而形成，其主要依據(jù)是電力系統(tǒng)的頻率，雖說(shuō)隨著負(fù)荷的波動(dòng)而有所變化，但是其變化是相當(dāng)緩慢的，即便系統(tǒng)發(fā)生事故，其變化量也是相當(dāng)小，該方法具有較好的準(zhǔn)確性。

附圖說(shuō)明

圖1是本發(fā)明中的過(guò)零檢測(cè)邏輯電路、鎖相倍頻邏輯電路、防失步邏輯電路示意圖；

圖2是本發(fā)明中的防失步邏輯控制策略流程圖。

具體實(shí)施方式

為了更好的理解本發(fā)明，下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明：

如圖1所示，電能質(zhì)量及用戶環(huán)境在線監(jiān)測(cè)一體化裝置的同步采樣方法采用過(guò)零檢測(cè)邏輯電路、鎖相倍頻邏輯電路、防失步邏輯電路和防失步邏輯控制策略；過(guò)零檢測(cè)邏輯電路的輸出端為鎖相倍頻邏輯電路的輸入端，鎖相倍頻邏輯電路的輸出端為防失步邏輯電路的輸入端，防失步邏輯控制策略用于控制防失步邏輯電路；

過(guò)零檢測(cè)邏輯電路用于將正弦信號(hào)變成方波信號(hào)，過(guò)零檢測(cè)邏輯電路采用電壓比較器max474；過(guò)零檢測(cè)邏輯電路包括電阻r11、電阻r12、電阻r13、電阻r14、電阻r15、電阻r16、二級(jí)管d1、電壓比較器max474、電源vcc；電壓比較器max474包括信號(hào)正輸入端、信號(hào)負(fù)輸入端、信號(hào)輸出端、電源正輸入端、電源負(fù)輸入端；電阻r11的一端與輸入信號(hào)連接，電阻r11的另一端分別與電阻r12的一端、二極管d1的負(fù)極連接；電阻r12的另一端分別與電阻r13的一端、電壓比較器max474的信號(hào)正輸入端連接，二極管d1的正極接地，電阻r13的另一端與電源vcc連接，電阻r14的一端與電源vcc連接，電阻r14的另一端分別與電壓比較器max474的信號(hào)負(fù)輸入端、電阻r16的一端連接，電阻r16的另一端接地，電壓比較器max474的電源正輸入端與vcc連接，電壓比較器max474的電源負(fù)輸入端接地，電阻r15的一端與電源vcc連接，電阻r15的另一端與電壓比較器max474的信號(hào)負(fù)輸入端連接。

鎖相倍頻邏輯電路用于將從過(guò)零檢測(cè)邏輯電路輸出的方波信號(hào)進(jìn)行鎖相和n倍頻實(shí)現(xiàn)輸出的信號(hào)頻率自動(dòng)跟蹤輸入的信號(hào)頻率，鎖相倍頻邏輯電路采用鎖相環(huán)cd4046和分頻器cd4040；鎖相倍頻邏輯電路包括電阻r17、電阻r18、電阻r19、電阻r20、電容c11、電容c12、電容c13、鎖相環(huán)cd4046、分頻器cd4040、電源vcc；鎖相環(huán)有16個(gè)引腳；分頻器cd4040有16個(gè)引腳；鎖相環(huán)cd4046的引腳14與電壓比較器max474的信號(hào)輸出端連接，電阻r19的一端與鎖相環(huán)cd4046的引腳2連接，電阻r19的另一端分別與電阻r17的一端、鎖相環(huán)cd4046的引腳9連接，電阻r17的另一端與電容c11的一端連接，電容c11的另一端接地，電容c12的一端與鎖相環(huán)cd4046的引腳9連接，電容c12的另一端接地，電阻r18的一端與鎖相環(huán)cd4046的引腳9連接，電阻r18的另一端接地，鎖相環(huán)cd4046的引腳8和鎖相環(huán)cd4046的引腳5接地，鎖相環(huán)cd4046的引腳11與電阻r20的一端連接，電阻r20的另一端接地，電容c13的一端與鎖相環(huán)cd4046的引腳6連接，電容c13的另一端與鎖相環(huán)cd4046的引腳7連接，鎖相環(huán)cd4046的引腳16與電源vcc連接，鎖相環(huán)cd4046的引腳3與分頻器cd4040的引腳12連接，鎖相環(huán)cd4046的引腳4與分頻器cd4040的引腳10連接，分頻器cd4040的引腳16與電源vcc連接，分頻器cd4040的引腳8和引腳11接地。

防失步邏輯電路和防失步邏輯控制策略用于防止鎖相倍頻邏輯電路無(wú)法輸出倍頻信號(hào)使得同步采樣中斷或者過(guò)零檢測(cè)邏輯電路在單個(gè)電網(wǎng)周期內(nèi)多次觸發(fā)造成同步采樣失步。防失步邏輯電路包括ll245a芯片、dsp芯片、ad芯片；ll245a芯片包括引腳1a1、引腳1a2、引腳2a1、引腳2a2、引腳dir；dsp芯片包括引腳gpio、引腳pwm；ad芯片采用ads8364y芯片，包括引腳holdx；ll245a芯片的引腳2a2與分頻器cd4040的引腳10連接，ll245a芯片的引腳1a2和引腳2a1都與ads8364y芯片的引腳holdx連接，ll245a芯片的引腳dir與dsp芯片的引腳gpio連接，ll245a芯片的引腳1a1與dsp芯片的引腳pwm連接。

防失步邏輯控制策略是根據(jù)采樣點(diǎn)數(shù)所需要的時(shí)間與外加定時(shí)器之間的比較結(jié)果來(lái)判斷采樣是否失步，進(jìn)而決策是否需要切換到pwm信號(hào)來(lái)觸發(fā)采樣；如圖2所示，具體流程如下：

（1）設(shè)s_count表示計(jì)算采樣的個(gè)數(shù)，每次采樣完成就增加1個(gè)，tw表示每次采樣的時(shí)間間隔，t_timer表示計(jì)數(shù)時(shí)間間隔，mult_trim表示過(guò)零檢測(cè)受到干擾的次數(shù)；dsp芯片定時(shí)器計(jì)數(shù)一定時(shí)間t_timer產(chǎn)生相應(yīng)的中斷；

（2）取k1=0.8，當(dāng)s_count*tw<0.8*t_timer時(shí)，則認(rèn)為過(guò)零檢測(cè)電路的輸入信號(hào)發(fā)生故障導(dǎo)致鎖相倍頻邏輯電路無(wú)信號(hào)輸出，則dsp芯片控制ll245a芯片的引腳dir輸出高電平以便觸發(fā)引腳pwm輸出采樣信號(hào)并啟動(dòng)故障錄波。

（3）取k2=1.6，當(dāng)s_count*tw>1.6*t_timer時(shí)，則認(rèn)為過(guò)零檢測(cè)電路受到干擾且在單個(gè)電網(wǎng)周期內(nèi)多次觸發(fā)，則dsp芯片控制ll245a芯片的引腳dir輸出高電平以便觸發(fā)引腳pwm輸出采樣信號(hào)并且和產(chǎn)生相應(yīng)的標(biāo)記，即過(guò)零檢測(cè)受到干擾的次數(shù)mult_trim增加，然后啟動(dòng)故障錄波。

防失步邏輯電路和防失步邏輯控制策略克服了以下兩方面缺陷：1）過(guò)零檢測(cè)的信號(hào)來(lái)自被測(cè)的電網(wǎng)信號(hào)某一相，若剛好該相又發(fā)生短路、斷線等故障，這時(shí)會(huì)使鎖相倍頻電路因無(wú)法輸出倍頻信號(hào)而使采樣中斷；2）諧波等干擾源可能會(huì)對(duì)過(guò)零檢測(cè)電路造成在單個(gè)電網(wǎng)周期內(nèi)多次觸發(fā)，引起采樣失步。防失步邏輯電路可使鎖相倍頻邏輯電路輸出的信號(hào)或者dsp芯片的引腳pwm輸出的pwm信號(hào)中的其中一路信號(hào)進(jìn)入ads8364y芯片的引腳holdx，實(shí)現(xiàn)采樣觸發(fā)的控制。dsp芯片通過(guò)引腳gpio控制ll245a芯片的引腳dir，有效地控制進(jìn)入ads8364芯片的引腳holdx的信號(hào)，當(dāng)ll245a芯片的引腳dir為低電平，觸發(fā)采樣的控制信號(hào)來(lái)自鎖相倍頻邏輯電路輸出的信號(hào)；當(dāng)ll245a芯片的引腳dir為高電平，觸發(fā)采樣的控制信號(hào)來(lái)自dsp芯片的引腳pwm輸出的pwm信號(hào)，防失步邏輯控制策略是根據(jù)采樣點(diǎn)數(shù)所需要的時(shí)間與外加定時(shí)器之間的比較，來(lái)判斷采樣是否失步，以切換到pwm信號(hào)來(lái)觸發(fā)采樣，而pwm信號(hào)是根據(jù)電網(wǎng)前一個(gè)周波頻率而形成，其主要依據(jù)是電力系統(tǒng)的頻率雖說(shuō)隨著負(fù)荷的波動(dòng)而有所變化，但是其變化是相當(dāng)緩慢的，即便系統(tǒng)發(fā)生事故，其變化量也是相當(dāng)小，該方法具有較好的準(zhǔn)確性。

本發(fā)明不局限于以上所述的具體實(shí)施方式，以上所述僅為本發(fā)明的較佳實(shí)施案例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。