本實用新型涉及集成電路領域，特別是涉及超大規(guī)模集成電路(VLSI)領域的設計系統(tǒng)。

背景技術：

隨著時間的推移，集成電路行業(yè)發(fā)展到2016年，已有類似如Intel這樣先進的foundry，提出準備邁入10nm制程的規(guī)劃。高集成度的推行，也使芯片規(guī)模越來越大，功能越來越復雜，設計難度越來越高。

SOC的內(nèi)部時鐘的復雜化，導致跨時鐘域的接口越來越多。針對這些異步信號的處理，國外的先驅們，提出來很多建設性意見，為我們國內(nèi)從業(yè)者們指明了道路。一般來講可分為兩大類：利用鎖存器加組合器件來處理；另一種就是采取FIFO作為接口緩存。

上述兩種處理系統(tǒng)的指導設計一般用到器件較多，一定程度上講是資源浪費，并且如果輸入脈沖高電平寬度低于最快時鐘周期的話，一般無法適用。因此，我們要想很好的解決這個問題，我們要處理好四個方面：一是如何簡化電路；二是如何適應最小輸入脈寬的問題；三是解決好亞穩(wěn)態(tài)問題；四是要提高設計可靠性。

技術實現(xiàn)要素：

本實用新型的目的是針對SOC異步時鐘域信號接口問題，針對以上四個方面提出一種簡潔的、可靠性高的系統(tǒng)，能解決好亞穩(wěn)態(tài)的問題，并且沒有輸入脈寬限制。

本實用新型的技術方案包括：

時鐘域1、時鐘域2和復位電路；支持兩個時鐘域是完全異步的關系，沒有相位關系需求，也沒有頻率需求。

所述的時鐘域1內(nèi)包含：第一數(shù)據(jù)鎖存器。第一數(shù)據(jù)鎖存器帶有異步復位端R和同步時鐘端CK，低電平產(chǎn)生復位，時鐘上升沿鎖存數(shù)據(jù)輸入端D的狀態(tài)。第一數(shù)據(jù)鎖存器的時鐘端CK連接時鐘域1內(nèi)的輸入數(shù)據(jù)脈沖信號；第一數(shù)據(jù)鎖存器的數(shù)據(jù)端D連接SOC常態(tài)高電平數(shù)據(jù)“1”；第一數(shù)據(jù)鎖存器的異步復位端R連接所述復位電路的輸出端；

所述的時鐘域2內(nèi)包含：第二數(shù)據(jù)鎖存器、第三數(shù)據(jù)鎖存器。這兩個數(shù)據(jù)鎖存器同樣帶有異步復位端R和同步時鐘端CK，低電平產(chǎn)生復位，時鐘上升沿開始鎖存數(shù)據(jù)輸入端D的狀態(tài)。第二數(shù)據(jù)鎖存器的時鐘端CK連接時鐘域2內(nèi)的時鐘信號；第二數(shù)據(jù)鎖存器的數(shù)據(jù)端D連接第一數(shù)據(jù)鎖存器的數(shù)據(jù)輸出端Q；第二數(shù)據(jù)鎖存器的異步復位端R連接所述復位電路的輸出端；第三數(shù)據(jù)鎖存器的時鐘端CK連接時鐘域2內(nèi)的時鐘信號；第三數(shù)據(jù)鎖存器的數(shù)據(jù)端D連接第二數(shù)據(jù)鎖存器的數(shù)據(jù)輸出端Q；第三數(shù)據(jù)鎖存器的異步復位端R連接系統(tǒng)復位信號；

所述復位電路包含一個與門。此與門的兩個輸入端分別連接系統(tǒng)復位信號和第三數(shù)據(jù)鎖存器的反相數(shù)據(jù)輸出端/Q。

采用上述結構后，本實用新型的有益效果是：

結構簡單，一共只用到了4個器件，三個鎖存器和一個門單元。

時鐘域1中輸入脈沖信號連接第一數(shù)據(jù)鎖存器的時鐘端CK，此鎖存器的數(shù)據(jù)端D連接SOC常態(tài)高電平數(shù)據(jù)“1”，這樣最大限度的保障了不漏信號；同時，時鐘域1的輸入脈沖信號寬度可以低于時鐘域1的時鐘單周期寬，從而徹底解決了一般設計中脈沖寬度受限于時鐘域1的時鐘頻率的問題；時鐘域2中第三數(shù)據(jù)鎖存器的反相數(shù)據(jù)輸出端/Q，反饋到復位電路，這樣做的好處是：使第三數(shù)據(jù)鎖存器的數(shù)據(jù)輸出端Q，輸出脈沖信號寬度為時鐘域2的時鐘單周期寬，即脈沖寬度為單拍寬，從而避免了誤觸發(fā)?？偟膩碇v提高了采集的穩(wěn)定性和適應性。

時鐘域1的輸入脈沖信號寬度可以低于系統(tǒng)最快時鐘單周期寬，進一步提高了采集的穩(wěn)定性和適應性。

時鐘域2的同步電路，采用兩級鎖存器進行同步，第三鎖存器的輸出信號才用到系統(tǒng)中間，第二鎖存器僅用于傳遞；時鐘域2中電路經(jīng)過兩級同步很好的解決了亞穩(wěn)態(tài)問題。

附圖說明

圖1繪示為SOC異步時鐘域信號的接口電路圖。

圖2繪示為圖1中clock1快于clock2，各種脈沖寬度的時序波形。

圖3繪示為圖1中clock2快于clock1，各種脈沖寬度的時序波形。

圖4繪示為圖1中clock1等于clock2，各種脈沖寬度的時序波形。

具體實施方式

下面結合附圖和具體實施方式對本實用新型作進一步詳細的說明。

1、電路連接、器件功能、信號命名闡述：

如圖1所示，電路用到了4個器件，三個鎖存器和一個門單元。

分別為：第一鎖存器DFF1，第二鎖存器DFF2，第三鎖存器DFF3，與門單元AND。鎖存器的類型為：帶異步復位端的同步觸發(fā)器。異步復位端定義為R，同步時鐘端定義為CK，數(shù)據(jù)輸入端命名為D，數(shù)據(jù)輸出端命名為Q，反相數(shù)據(jù)輸出端命名為/Q。其中輸入端包括：D、R、CK；輸出端包括：Q、/Q。功能描述如下：異步復位端R，輸入低電平“0”時(其他輸入端可以是任意值)，Q端輸出低，/Q輸出高，此為異步復位狀態(tài)；異步復位端R，輸入高電平“1”時，在CK的上升沿，Q端輸出更新為D端的值，此為鎖存瞬間；異步復位端R，輸入高電平“1”時，在CK的非上升沿，Q端處于保持狀態(tài)，即維持最后CK的上升沿的鎖存值。clock1、clock2分別為兩個時鐘域的時鐘信號。System_reset_n表示常規(guī)的系統(tǒng)復位信號，低電平“0”復位。

如圖1所示，所述的DFF1的D端直連一個上拉電阻，CK接脈沖輸入，R端來自AND的輸出。其中D端的上拉電阻實現(xiàn)了常態(tài)高電平“1”的輸入，這種連接系統(tǒng)在一般的SOC中都是很常見的處理。所述的DFF2的D端接DFF1的Q端，CK接clock2，R端來自AND的輸出。所述的DFF3的D端接DFF2的Q端，CK接clock2，R端來自System_reset_n。AND的輸入端分別連System_reset_n、DFF3的反相數(shù)據(jù)輸出/Q。DFF3反相數(shù)據(jù)/Q起到反饋作用，從而，系統(tǒng)復位、反饋信號復位發(fā)生時，都能產(chǎn)生nRST信號，來復位DFF1、DFF2。

2、時序功能仿真分析：

請見附圖2、3、4，分別分析了各種時鐘關系的電路工作狀態(tài)。

如圖2所示,表示clock1快于clock2的情況。圖中Data_in1表示第一個輸入脈沖，此脈沖由Data_in輸入，脈沖寬度小于clock1的四分之一，同時，脈沖寬度小于系統(tǒng)最快時鐘(clock1最快)的四分之一。Data_in1的上升沿到來的瞬間，Q1輸出高電平“1”；Data_in1的上升沿之后：第一個clock2的上升沿到來瞬間，Q2輸出高電平“1”；第二個clock2的上升沿到來瞬間，Data_out輸出高電平“1”，與此同時，nRST生成復位信號，復位DFF1、DFF2，使Q1、Q2輸出低；第三個clock2的上升沿到來瞬間，由于Q1、Q2早已變成低電平“0”，此時，“0”傳遞到Data_out。形成了一個clock2的周期寬度的脈沖Data_out1。

Data_in2表示輸入脈沖寬度變寬到等于系統(tǒng)快時鐘clock1的情況，同理分析發(fā)現(xiàn)：Data_in2形成了Data_out2；Data_in3表示輸入脈沖寬度變寬到大于系統(tǒng)快時鐘clock1、小于系統(tǒng)慢時鐘clock2的情況，同理分析發(fā)現(xiàn)：Data_in3形成了Data_out3；Data_in4表示輸入脈沖寬度變寬到大于系統(tǒng)慢時鐘clock2的情況，同理分析發(fā)現(xiàn)：Data_in4形成了Data_out4；Data_in5表示輸入脈沖寬度變寬到大于系統(tǒng)慢時鐘clock2兩倍以上的情況，同理分析發(fā)現(xiàn)：Data_in5形成了Data_out5。

如圖3所示,表示clock2快于clock1的情況。圖中Data_in1表示第一個輸入脈沖，此脈沖由Data_in輸入，脈沖寬度小于clock1的四分之一，同時，脈沖寬度小于系統(tǒng)最快時鐘(clock2最快)的四分之一。Data_in1的上升沿到來的瞬間，Q1輸出高電平“1”；Data_in1的上升沿之后：第一個clock2的上升沿到來瞬間，Q2輸出高電平“1”；第二個clock2的上升沿到來瞬間，Data_out輸出高電平“1”，與此同時，nRST生成復位信號，復位DFF1、DFF2，使Q1、Q2輸出低；第三個clock2的上升沿到來瞬間，由于Q1、Q2早已變成低電平“0”，此時，“0”傳遞到Data_out。形成了一個clock2的周期寬度的脈沖Data_out1。

Data_in2表示輸入脈沖寬度變寬到等于系統(tǒng)快時鐘clock2的情況，同理分析發(fā)現(xiàn)：Data_in2形成了Data_out2；Data_in3表示輸入脈沖寬度變寬到大于系統(tǒng)快時鐘clock2、小于系統(tǒng)慢時鐘clock1的情況，同理分析發(fā)現(xiàn)：Data_in3形成了Data_out3；Data_in4表示輸入脈沖寬度變寬到大于系統(tǒng)慢時鐘clock1的情況，同理分析發(fā)現(xiàn)：Data_in4形成了Data_out4；Data_in5表示輸入脈沖寬度變寬到大于系統(tǒng)慢時鐘clock1兩倍以上的情況，同理分析發(fā)現(xiàn)：Data_in5形成了Data_out5。

如圖4所示,表示clock2等于clock1的情況。圖中Data_in1表示第一個輸入脈沖，此脈沖由Data_in輸入，脈沖寬度小于clock1的四分之一，同時，脈沖寬度小于系統(tǒng)最快時鐘(clock2等于clock1)的四分之一。Data_in1的上升沿到來的瞬間，Q1輸出高電平“1”；Data_in1的上升沿之后：第一個clock2的上升沿到來瞬間，Q2輸出高電平“1”；第二個clock2的上升沿到來瞬間，Data_out輸出高電平“1”，與此同時，nRST生成復位信號，復位DFF1、DFF2，使Q1、Q2輸出低電平“0”；第三個clock2的上升沿到來瞬間，由于Q1、Q2早已變成低電平“0”，此時，“0”傳遞到Data_out。形成了一個clock2的周期寬度的脈沖Data_out1。Data_in2表示輸入脈沖寬度變寬到等于系統(tǒng)時鐘的情況，同理分析發(fā)現(xiàn)：Data_in2形成了Data_out2；Data_in3表示輸入脈沖變寬到大于系統(tǒng)時鐘兩倍的情況，同理分析發(fā)現(xiàn)：Data_in3形成了Data_out3；Data_in4表示輸入脈沖寬度變寬到大于系統(tǒng)時鐘三倍的情況，同理分析發(fā)現(xiàn)：Data_in4形成了Data_out4；Data_in5表示輸入脈沖寬度變寬到大于系統(tǒng)時鐘五倍以上的情況，同理分析發(fā)現(xiàn)：Data_in5形成了Data_out5。

到此，我們分析了數(shù)據(jù)、時鐘之間各種相對時序關系，總結得到：圖1中的系統(tǒng)可以完美實現(xiàn)異步時鐘域的接口。