本發(fā)明涉及集成電路時鐘設(shè)計，特別是涉及一種多bank時鐘偏移調(diào)節(jié)電路及fpga(field?programmable?gate?array，現(xiàn)場可編程邏輯門陣列)芯片。

背景技術(shù)：

1、可編程輸入/輸出(input/output，io)單元是fpga芯片與外界電路的接口部分，能夠完成不同電氣特性下對信號的驅(qū)動與匹配要求。為了便于管理與適應(yīng)各種電器標(biāo)準(zhǔn)，通常將io單元中的io端口進(jìn)行邏輯和物理上的分區(qū)，將其劃分為多bank。每個bank可以獨(dú)立配置電壓和端口標(biāo)準(zhǔn)，且不同的bank可以同時執(zhí)行不同的信號處理任務(wù)，因此有助于提高設(shè)計靈活性和信號完整性。

2、在有些高速應(yīng)用的情況下，fpga在實(shí)現(xiàn)一些特定功能時可能需要多bank組合使用，因此會產(chǎn)生多bank的時鐘收斂問題。傳統(tǒng)方案通常是基于fpga自身的時鐘結(jié)構(gòu)去平衡不同bank的時鐘信號，但是由于fpga內(nèi)部的時鐘結(jié)構(gòu)承載了大量非常靈活的時鐘選擇電路，不僅傳輸距離較遠(yuǎn)，導(dǎo)致時鐘延遲較高，而且還會占用fpga自身的時鐘管理資源，提高了時鐘對齊電路的設(shè)計與調(diào)試難度，因此難以有效控制時鐘信號偏移。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明要解決的技術(shù)問題是：采用fpga自身時鐘結(jié)構(gòu)實(shí)現(xiàn)bank時鐘收斂的傳統(tǒng)方法存在時鐘信號傳輸距離較遠(yuǎn)且占用大量fpga自身時鐘管理資源，導(dǎo)致難以有效控制時鐘信號偏移的問題。

2、為了解決上述技術(shù)問題，本發(fā)明實(shí)施例提供了一種多bank時鐘偏移調(diào)節(jié)電路及fpga芯片。

3、第一方面，本發(fā)明實(shí)施例提出的一種多bank時鐘偏移調(diào)節(jié)電路包括若干個級聯(lián)的時鐘樹，每個所述時鐘樹的根節(jié)點(diǎn)對應(yīng)連接一bank的時鐘源信號，每個所述時鐘樹的末端葉節(jié)點(diǎn)作為偏移調(diào)節(jié)后的時鐘信號輸出端；

4、每個所述時鐘樹包括多個緩沖器和多個數(shù)據(jù)選擇器，以便基于同一個時鐘源信號，構(gòu)建若干個長度相等的信號傳輸路徑，其中，每個所述信號傳輸路徑由至少兩個相鄰的時鐘樹中的部分緩沖器和部分?jǐn)?shù)據(jù)選擇器參與構(gòu)建，所述信號傳輸路徑的起點(diǎn)連接所述時鐘源信號，所述信號傳輸路徑的終點(diǎn)為參與構(gòu)建所述信號傳輸路徑的任意一個時鐘樹的末端葉節(jié)點(diǎn)。

5、本發(fā)明實(shí)施例對應(yīng)每一bank分別設(shè)置一個時鐘樹，并將相鄰bank對應(yīng)的時鐘偏移調(diào)節(jié)電路級聯(lián)，從而在多bank之間建立若干個長度相等的信號傳輸路徑。在需要多個bank組合使用的情況下，多個bank能夠使用同一時鐘源發(fā)出的時鐘信號，并經(jīng)上述長度相等的信號傳輸路徑達(dá)到各個bank對應(yīng)的io端口，使得同一時鐘源信號在不同bank對應(yīng)的時鐘樹之間傳輸時具有一致的延遲特性，減少了由于信號傳輸路徑長度差異引起的時鐘偏差，實(shí)現(xiàn)多bank組合使用時的時鐘對齊收斂。

6、相比現(xiàn)有的時鐘對齊方法，因為本發(fā)明實(shí)施例不依靠fpga自身的時鐘結(jié)構(gòu)去平衡不同bank之間的時鐘源信號，因此無需將時鐘源信號先傳輸?shù)絝pga自身的時鐘結(jié)構(gòu)，再傳輸?shù)讲煌琤ank對應(yīng)的io端口，而是直接將同一時鐘源信號經(jīng)各個bank對應(yīng)設(shè)置的所述信號傳輸路徑傳輸?shù)綄?yīng)io端口，縮短了時鐘源信號的傳輸距離，更有利于減低時鐘源信號延遲。此外，本發(fā)明實(shí)施例在各個bank的時鐘源處設(shè)置上述時鐘偏移調(diào)節(jié)電路，不會占用fpga自身的時鐘管理資源即可實(shí)現(xiàn)不同bank之間的時鐘偏移調(diào)節(jié)。由此可見，本發(fā)明實(shí)施例提出的上述多bank時鐘偏移調(diào)節(jié)電路具有節(jié)省fpga時鐘管理資源、降低時鐘延遲的優(yōu)點(diǎn)，能夠提高多bank之間的時鐘偏移調(diào)節(jié)效果，降低了多bank之間時鐘對齊電路的設(shè)計與調(diào)試難度。

7、可選的，在本發(fā)明的一些實(shí)施例中，所述時鐘源信號在每個所述信號傳輸路徑上經(jīng)過的緩沖器數(shù)量和數(shù)據(jù)選擇器數(shù)量分別相等，且所述緩沖器之間以及所述緩沖器與所述數(shù)據(jù)選擇器之間的走線總長度相等。

8、在本發(fā)明實(shí)施例中，所述信號傳輸路徑的長度相等表現(xiàn)兩個方面，分別為信號傳輸路徑上的元器件數(shù)量相等以及走線長度相等，通過設(shè)置各個緩沖器和數(shù)據(jù)選擇器的電路連接結(jié)構(gòu)，能夠有效控制同一時鐘源經(jīng)各個信號傳輸路徑到達(dá)不同io端口的時鐘偏移，從而提高多bank之間時鐘源信號的同步性。

9、可選的，在本發(fā)明的一些實(shí)施例中，所述緩沖器包括一個輸入端和兩個輸出端。

10、在本發(fā)明實(shí)施例中提出的所述多bank時鐘偏移調(diào)節(jié)電路中，通過模擬方法設(shè)計具有兩個輸出端的緩沖器，實(shí)現(xiàn)信號傳輸路徑的分支的同時，提高了緩沖器對時鐘源信號的驅(qū)動能力，進(jìn)而提高上述信號傳輸路徑的信號傳輸能力，確保時鐘源信號在上述信號傳輸路徑上的強(qiáng)度與完整性。

11、可選的，在本發(fā)明的一些實(shí)施例中，在四bank組合使用的情況下，每個所述時鐘樹包括：

12、第一路徑選擇單元、第二路徑選擇單元以及第三路徑選擇單元；

13、其中，所述第一路徑選擇單元的輸入端連接所述時鐘源信號，所述第一路徑選擇單元的第一輸出端連接該時鐘樹對應(yīng)的第一相鄰時鐘樹中第二路徑選擇單元的第一輸入端，所述第一路徑選擇單元的第二輸出端連接該時鐘樹對應(yīng)的第二相鄰時鐘樹中第二路徑選擇單元的第二輸入端；

14、所述第二路徑選擇單元的第一輸入端連接所述第二相鄰時鐘樹中第一路徑選擇單元的第一輸出端，所述第二路徑選擇單元的第二輸入端連接所述第一相鄰時鐘樹中第一路徑選擇單元的第二輸出端，所述第二路徑選擇單元的第一輸出端連接所述第二相鄰時鐘樹中第二路徑選擇單元的第三輸入端，所述第二所述第二路徑選擇單元的第三輸出端連接所述第一相鄰路徑選擇單元的第二輸出端連接所述第三路徑選擇單元的第一輸入端，時鐘樹中第三路徑選擇單元的第二輸入端；

15、第三路徑選擇單元的第二輸入端連接所述第二相鄰時鐘樹中第二路徑選擇單元的第三輸出端，第三路徑選擇單元的輸出端作為所述時鐘樹的末端葉節(jié)點(diǎn)。

16、在本發(fā)明實(shí)施例提出的多bank時鐘偏移調(diào)節(jié)電路中，通過上述第一路徑選擇單元、第二路徑選擇單元和第三路徑選擇單元實(shí)現(xiàn)不同信號傳輸路徑的分支，從而能夠根據(jù)時鐘源和io端口的位置關(guān)系，靈活選擇不同的信號傳輸路徑，并能夠同步且穩(wěn)定地將時鐘源信號傳輸?shù)较鄳?yīng)的io端口，從而在不占用fpga自身時鐘管理資源的前提下，提高四bank之間的時序一致性。

17、此外，通過數(shù)據(jù)選擇器和緩沖器構(gòu)建路徑選擇單元，其中數(shù)據(jù)選擇器和緩沖器互相配置，實(shí)現(xiàn)不同信號傳輸路徑的選擇，同時利用緩沖器實(shí)現(xiàn)對時鐘源信號的驅(qū)動，提高了信號傳輸路徑的傳輸能力，從而在有效減少四bank之間時鐘偏移誤差的同時，保證時鐘源信號的穩(wěn)定傳輸。

18、可選的，在本發(fā)明的一些實(shí)施例中，在四bank組合使用的情況下，在每個所述時鐘樹中，所述第一路徑選擇單元的第三輸出端連接所述第三路徑選擇單元的第三輸入端，所述第一路徑選擇單元的第四輸出端連接所述第三路徑選擇單元的第四輸入端。

19、本發(fā)明實(shí)施例提出的所述多bank時鐘偏移調(diào)節(jié)電路在適用于多bank組合使用的應(yīng)用場景的同時，還考慮到單獨(dú)使用一bank的應(yīng)用場景，提出了在一個時鐘樹中的第一路徑選擇單元和第三路徑選擇單元直接連接的電路結(jié)構(gòu)，從而提高所述多bank時鐘偏移調(diào)節(jié)電路在不同bank數(shù)量上的兼容性。

20、可選的，在本發(fā)明的一些實(shí)施例中，在三bank組合使用的情況下，每個所述時鐘樹包括：

21、第四路徑選擇單元以及第五路徑選擇單元；

22、其中，所述第四路徑選擇單元的輸入端連接所述時鐘源信號，所述第四路徑選擇單元的第一輸出端連接所述第五路徑選擇單元的第一輸入端，所述第四路徑選擇單元的第二輸出端連接該時鐘樹對應(yīng)的第一相鄰時鐘樹中第五路徑選擇單元的第二輸入端，所述第四路徑選擇單元的第三輸出端連接該時鐘樹對應(yīng)的第二相鄰時鐘樹中第五路徑選擇單元的第三輸入端；

23、所述第五路徑選擇單元的第二輸入端連接所述第二相鄰時鐘樹中第四路徑選擇單元的第二輸出端，所述第五路徑選擇單元的第三輸入端連接所述第一相鄰時鐘樹中第四路徑選擇單元的第三輸出端，所述第五路徑選擇單元的第四輸入端連接所述第二相鄰時鐘樹中第五路徑選擇單元的第一輸出端，所述第五路徑選擇單元的第五輸入端連接所述第一相鄰時鐘樹中第五路徑選擇單元的第二輸出端；

24、所述第五路徑選擇單元的第一輸出端連接所述第一相鄰時鐘樹中第五路徑選擇單元的第四輸入端，所述第五路徑選擇單元的第二輸出端連接所述第二相鄰時鐘樹中第五路徑選擇單元的第五輸入端，所述第五路徑選擇單元的第三輸出端作為所述時鐘樹的末端葉節(jié)點(diǎn)。

25、在本發(fā)明實(shí)施例提出的多bank時鐘偏移調(diào)節(jié)電路中，通過上述第四路徑選擇單元和第五路徑選擇單元實(shí)現(xiàn)不同信號傳輸路徑的分支，從而能夠根據(jù)時鐘源和io端口的位置關(guān)系，靈活選擇不同的信號傳輸路徑，并能夠同步且穩(wěn)定地將時鐘源信號傳輸?shù)较鄳?yīng)的io端口，從而在不占用fpga自身時鐘管理資源的前提下，提高三bank之間的時序一致性。

26、此外，通過數(shù)據(jù)選擇器和緩沖器構(gòu)建路徑選擇單元，其中數(shù)據(jù)選擇器和緩沖器互相配置，實(shí)現(xiàn)不同信號傳輸路徑的選擇，同時利用緩沖器實(shí)現(xiàn)對時鐘源信號的驅(qū)動，提高了信號傳輸路徑的傳輸能力，從而在有效減少三bank之間時鐘偏移誤差的同時，保證時鐘源信號的穩(wěn)定傳輸。

27、可選的，在本發(fā)明的一些實(shí)施例中，每個所述時鐘樹的末端葉節(jié)點(diǎn)設(shè)有時鐘對齊電路，以便將偏移調(diào)節(jié)后的時鐘信號與可編程邏輯單元輸出的時鐘信號對齊。

28、通過在時鐘樹的末端葉節(jié)點(diǎn)設(shè)置時鐘對齊電路，能夠?qū)r鐘樹末端葉節(jié)點(diǎn)輸出的偏移調(diào)節(jié)后的時鐘源信號與fpga可編程邏輯單元中邏輯陣列時鐘進(jìn)行對齊，有利于提高fpga整體的時序管理效果。

29、第二方面，本發(fā)明實(shí)施例提出了一種fpga芯片，所述fpga芯片的io端口被劃分為多bank，每一所述bank設(shè)置有上述實(shí)施例所述的多bank時鐘偏移調(diào)節(jié)電路。

30、本發(fā)明實(shí)施例對應(yīng)每一bank分別設(shè)置一個時鐘樹，并將相鄰bank對應(yīng)的時鐘偏移調(diào)節(jié)電路級聯(lián)，從而在多bank之間建立若干個長度相等的信號傳輸路徑。在需要多個bank組合使用的情況下，多個bank能夠使用同一時鐘源發(fā)出的時鐘信號，并經(jīng)上述長度相等的信號傳輸路徑達(dá)到各個bank對應(yīng)的io端口，使得同一時鐘源信號在不同bank對應(yīng)的時鐘樹之間傳輸時具有一致的延遲特性，減少了由于信號傳輸路徑長度差異引起的時鐘偏差，實(shí)現(xiàn)多bank組合使用時的時鐘對齊收斂。

31、相比現(xiàn)有的時鐘對齊方法，本發(fā)明實(shí)施例提出的上述多bank時鐘偏移調(diào)節(jié)電路具有節(jié)省fpga時鐘管理資源、降低時鐘延遲的優(yōu)點(diǎn)，能夠提高多bank之間的時鐘偏移調(diào)節(jié)效果，降低了多bank之間時鐘對齊電路的設(shè)計與調(diào)試難度。

32、綜上可知，本發(fā)明實(shí)施例提出的多bank時鐘偏移調(diào)節(jié)電路與現(xiàn)有技術(shù)相比，其有益效果在于：

33、在本發(fā)明實(shí)施例提出的多bank時鐘偏移調(diào)節(jié)電路中，所述時鐘樹是在各個bank的時鐘源側(cè)設(shè)置的，因此相比于依靠fpga自身時鐘結(jié)構(gòu)的傳統(tǒng)時鐘偏移調(diào)節(jié)方式，本發(fā)明實(shí)施例無需將時鐘源信號先傳輸?shù)絝pga自身的時鐘結(jié)構(gòu)，再傳輸?shù)讲煌琤ank對應(yīng)的io端口，而是直接將同一時鐘源信號經(jīng)各個bank對應(yīng)設(shè)置的所述信號傳輸路徑傳輸?shù)綄?yīng)io端口，不僅能夠縮短了時鐘源信號的傳輸距離，降低了時鐘源信號到達(dá)各個bank對應(yīng)io端口的延遲時間，而且能夠節(jié)省fpga自身的時鐘管理資源，降低了時鐘管理難度。

34、另外，本發(fā)明實(shí)施例通過所述數(shù)據(jù)選擇器和所述緩沖器能夠靈活實(shí)現(xiàn)不同信號傳輸路徑的選擇，同時能夠利用所述緩沖器對時鐘源信號的驅(qū)動能力，提高信號傳輸路徑的傳輸性能，保證時鐘源到達(dá)各個bank對應(yīng)io端口的信號強(qiáng)度，因此提高了多bank之間時鐘偏移調(diào)節(jié)的可靠性與靈活性。

35、由此可見，基于同一個時鐘源，經(jīng)所述信號傳輸路徑達(dá)到各個bank對應(yīng)的io端口時均能夠得到有效的時鐘偏移調(diào)節(jié)，從而保證了不同bank之間的時鐘信號的同步性，提高了fpga整體的時序性能。