一種兼容不同位寬支持非對齊訪問的fpga片內存儲控制器的制造方法
【專利說明】一種兼容不同位寬支持非對齊訪問的FPGA片內存儲控制
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技術領域
[0001]本發(fā)明涉及一種FPGA片內存儲控制器，特別是一種兼容不同位寬支持非對齊訪問的FPGA片內存儲控制器，適用于需要考慮數(shù)據(jù)對齊訪問的存儲器的快速存取。
【背景技術】
[0002]隨著精確制導武器的發(fā)展，SAR、紅外、星光、CXD等末制導技術在控制系統(tǒng)得到了大量應用。精確制導武器的核心是反映在末制導導引頭上的信息獲取與信息處理技術。
[0003]精確制導武器利用各種傳感器和信息網獲取目標位置、速度、圖像及特征狀態(tài)等信息，經分析和處理后實時修正或控制自身的飛行軌跡，從而具有很高的命中精度。由于武器的飛行速度特別快，整個匹配制導過程需要在很短時間內完成，對信息處理的實時性要求很高，而且圖像數(shù)據(jù)因為越來越大，圖像算法運算時間在制導過程中占有很大比例，決定了信息處理的實時性，直接影響了制導精度。
[0004]匹配流程中許多圖像算法一次運算可能需要讀取多個圖像數(shù)據(jù)，在流水線運算過程中存儲器數(shù)據(jù)讀取往往成為算法運算的關鍵路徑。通過采用高位寬存儲器可以一次讀取多個圖像數(shù)據(jù)，但高位寬存儲器涉及到存儲器非對齊訪問的情況，可能反而降低讀取效率。
[0005]圖像由圖像像素陣列組成，每個像素有一個灰度值，不考慮小數(shù)的話，灰度值范圍為O?255。一個8位二進制數(shù)即可表示一個像素灰度。圖像運算中考慮精度的話需要考慮小數(shù)部分，每個像素的位寬會高于8位。圖像算法是基于灰度值的算法，圖像算法運算過程一般為從存儲器中讀取灰度值，進行灰度值運算，存儲運算結果。由于半導體工藝的進步，F(xiàn)PGA邏輯運算所需的時間非常短，一般縮減圖像算法的運算時間的關鍵在于提高存儲器灰度的讀取效率。存儲器位寬一般有8位，16位，32位等，一次讀取的像素太少，存儲器數(shù)據(jù)讀寫一般均成為了圖像算法運算的關鍵路徑。
[0006]由于圖像數(shù)據(jù)一般較大，各圖像算法一般均采用流水線方式提高處理效率。圖像算法運算流水線一般可簡化為坐標計算、數(shù)據(jù)讀取、圖像處理、數(shù)據(jù)存儲。許多圖像算法一次運算可能需要多個灰度數(shù)據(jù)，如一次圖像膨脹運算需要讀取4個灰度值，若采用8位存儲器，一次圖像膨脹運算灰度值讀取需要4個周期，坐標計算、圖像處理、數(shù)據(jù)存儲通過優(yōu)化設計一般均可保證在一個周期內完成。這樣對于圖像膨脹算法流水線各級時間分別太不均衡，流水線效率太低，難以滿足要求。為提高流水線處理效率，針對不同圖像算法，圖像算法一般采用高位寬存儲器(如16位，32位)，一個讀取多個灰度。為節(jié)省存儲器資源，各圖像算法盡量復用存儲器，因此需要兼容不同位寬的存儲器。同時在很多圖像算法中，如上面提好的圖像膨脹算法和相似性測度算法，讀取數(shù)據(jù)不一定存儲器對齊，采用高位寬存儲器讀取數(shù)據(jù)后每次還需要進行有效性判斷，增加了硬件代價，降低了處理效率。
[0007]陳海燕等于2012年6月第34卷第3期在‘國防科技大學學報’上發(fā)表‘面向SDR應用的向量存儲器的設計與優(yōu)化’，文中了提出了一種優(yōu)化的向量存儲器，不僅支持常規(guī)地址對齊的向量數(shù)據(jù)訪存，還以較小的硬件代價實現(xiàn)了非對齊方式的向量訪問，支持非對齊向量訪問的優(yōu)化設計。這種向量存儲器采用了 16路內部存儲器。從外部存儲器讀取數(shù)據(jù)后首先存入向量存儲器，處理單元再從向量存儲器讀取數(shù)據(jù)。這種向量存儲器實質上一種優(yōu)化的支持非對齊訪問的Cache。這種向量存儲器并不適合通用圖像算法，首先它對內部資源有要求，其次，作為處理單元與外部存儲器的中轉，其實已降低了存儲器讀取效率，然后16路存儲器并不靈活，針對不同圖像算法可能反而降低效率。

【發(fā)明內容】

[0008]本發(fā)明的技術解決問題是:克服現(xiàn)有技術的不足，提供了一種兼容不同位寬支持非對齊訪問的FPGA片內存儲控制器，以很小的硬件代價實現(xiàn)了可兼容不同位寬的支持非對齊訪問的FPGA片內存儲器訪問，適合各種圖像算法快速存儲器灰度數(shù)據(jù)讀取，大大的提高了圖像算法處理速度。
[0009]本發(fā)明的技術解決方案是:一種兼容不同位寬支持非對齊訪問的FPGA片內存儲控制器，包括:譯碼器和2"個存儲器；
[0010]所述2n個存儲器相同，按照O?2 n-l進行編號并順序排列，各存儲器獨立進行數(shù)據(jù)的存儲和讀取，存儲控制器在進行數(shù)據(jù)的存儲和讀取時，首先確定數(shù)據(jù)起始位對應的存儲器編號X和該存儲器地址位1，將數(shù)據(jù)順序存入存儲器編號X?2n-l，存儲器地址位為y，以及存儲器編號O?x-1，存儲器地址位為y+Ι的存儲器中；
[0011]在進行數(shù)據(jù)讀取時，譯碼器將位寬為N的讀取地址信號進行譯碼，讀取地址信號的低η位通過譯碼器形成2η位的存儲控制器選擇信號，從2 "個存儲器選擇數(shù)據(jù)起始位所在的存儲器；讀取地址信號的高Ν-η位通過譯碼器形成2Ν_η位的存儲器地址位選擇信號，確定數(shù)據(jù)起始位在之前選定的存儲器中的存儲器地址位，從而確定數(shù)據(jù)起始位，在一個讀取周期內，讀取2η.m bit的數(shù)據(jù)，其中m為每個存儲器的位寬；
[0012]在進行數(shù)據(jù)存儲時，譯碼器將位寬為N的存儲地址信號進行譯碼，存儲地址信號的低η位通過譯碼器形成2η位的存儲控制器選擇信號，從2 "個存儲器選擇數(shù)據(jù)起始位所在的存儲器；存儲地址信號的高Ν-η位通過譯碼器形成2Ν_η位的存儲器地址位選擇信號，確定數(shù)據(jù)起始位在之前選定的存儲器中的存儲器地址位，從而確定數(shù)據(jù)起始位，在一個存儲周期內，存儲2η.πι bit的數(shù)據(jù)。
[0013]本發(fā)明與現(xiàn)有技術相比的有益效果是:
[0014](I)本發(fā)明考慮到制約圖像算法運算速度存儲器數(shù)據(jù)讀寫速度瓶頸，將多個存儲器并排使用形成存儲控制器，并設計了存儲控制器數(shù)據(jù)存儲和讀取的規(guī)則，可根據(jù)算法需求一次讀取多個圖像數(shù)據(jù)，多倍的提高存儲器數(shù)據(jù)讀寫速度，保證算法流水線高效工作，提高算法處理速度；
[0015](2)本發(fā)明中的存儲控制器，將譯碼器與存儲器相結合，充分利用了地址信號，相對于高位寬存儲控制器，該存儲控制器可支持非對齊訪問，它支持任何地址的多位數(shù)據(jù)的直接讀取，提高了存儲器數(shù)據(jù)讀寫效率，不影響流水線的工作；
[0016](3)本發(fā)明的存儲控制器可兼容不同位寬的數(shù)據(jù)讀取，任何小于或等于本發(fā)明中存儲控制器位寬的數(shù)據(jù)均可以利用本發(fā)明中的存儲控制器進行存儲和讀取，因此不同圖像算法中可進行復用，節(jié)省有限的FPGA存儲資源，而且可以很便利的進行位寬擴展。
【附圖說明】
[0017]圖1為可兼容不同位寬的非對齊方式的存儲器結構圖；
[0018]圖2為8位存儲器讀取地址為5，6，7，8的數(shù)據(jù)示意圖；
[0019]圖3為16位存儲器讀取地址為5，6，7，8的數(shù)據(jù)示意圖；
[0020]圖4為32位存儲器讀取地址為5，6，7，8的數(shù)據(jù)示意圖；
[0021]圖5為采用本發(fā)明中的存儲控制器讀取地址為5，6，7，8的數(shù)據(jù)示意圖。
【具體實施方式】
[0022]下面結合附圖對本發(fā)明的【具體實施方式】進行進一步的詳細描述。
[0023]本發(fā)明提出了一種兼容不同位寬支持非對齊訪問的FPGA片內存儲控制器，具體結構