多內核微處理器的共享電源的分布式管理的制作方法
【專利說明】多內核微處理器的共享電源的分布式管理
[0001] 本案是申請日為2011年12月22日、申請?zhí)枮?01110435144. 6、發(fā)明名稱為"多 內核微處理器的共享電源的分布式管理"的發(fā)明專利申請的分案申請。
[0002] 【相關申請案的參考文獻】
[0003] 本申請案優(yōu)先權的申請是根據該美國專利臨時申請案，案號：61/426,470,申請 日：12/22/2010,名稱為多內核內的旁路總線（MULTI-COREINTERNALBYPASSBUS),該案整 體皆納入本申請參考。
[0004] 本申請案與下列同在申請中的美國專利申請案有關，都具有相同的申請日，每一 申請案整體皆納入本申請參考。
[0005]
[0006]
技術領域
[0007] 一般來說，本發(fā)明設及多內核微處理器的領域，尤其設及管理被多個內核共享的 資源，如電壓源及時鐘源。
【背景技術】
[0008] 時下微處理器降低功率消耗的主要方法是降低操作微處理器的頻率和/或電壓。 有時候會需要微處理器的最大性能，如此微處理器就必須在最大電壓和頻率下操作，其他 時候W較大的功率及頻率來操作便足夠了，因此許多時下微處理器能夠在許多不同電壓 和/或頻率下操作。熟知的進階架構與電源接口標準（AdvancedConfigurationPower Inte計ace,ACPI)的規(guī)格通過定義代表用來操作一微處理器不同電壓及頻率的功率狀態(tài)， 稱為"P狀態(tài)（P-state) "，W方便操作系統(tǒng)直接管理電源。
[0009] 由于許多時下的微處理器是多內核處理器，其為多個處理器內核來共享一或多個 電源管理相關資源，所W進行電源管理的動作是很復雜的。例如，內核可共享電壓資源和/ 或時鐘資源。此外，包括一多內核處理器的計算機系統(tǒng)通常也包括一包括總線橋接器的忍 片組，此總線橋接器用來將處理器總線橋接至系統(tǒng)的其他總線，如橋接至外圍I/O總線，并 包括一用來連接多內核處理器與一系統(tǒng)存儲器的存儲器控制器。忍片組可能會牽設到各種 電源管理動作，且可能需要在自身及多內核處理器間進行協調操作。
[0010] 在早期設計中，忍片組被用來協調電源及溫度控制。近幾年，由Alon化veh等人 于2006年5月15日在英特爾技術期刊中發(fā)表的名稱為"化werandThermalManagement intheIntelCoreDuoProcessor"的論文公開了一電源及溫度管理架構，其使用了一內 核（off-core)外硬件協調邏輯化ardwareCoordinationLogic,肥L)，其位在忍片或平 臺的一個共享區(qū)中，并作為在忍片與平臺上的各別內核與共享資源之間的一層。HCL控制 ACPI的C狀態(tài)與P狀態(tài)兩者的實作。具體來說，肥L追蹤從兩內核而來的P狀態(tài)要求，并根 據CPU是否在一溫度控制狀態(tài)，來計算出一高于或低于P狀態(tài)要求的CPU層級目標操作點。
[0011] 在上述公開的架構中，肥L為在內核外部的集中式非內核邏輯電路，其代表所有內 核來進行電源管理，包括進行電源狀態(tài)管理。集中式非內核邏輯電路的方式可能會有缺失， 尤其在必須將HCL如同內核般放置在相同忍片上的情況下，其可能由于忍片尺寸過大而嚴 重影響良率，運種情況對在忍片上包括許多內核的架構更為嚴重。

【發(fā)明內容】

[0012] 在一方面，本發(fā)明提供一種具有分布式邏輯的微處理器，用來對微處理器指示一 所欲電壓操作狀態(tài)。微處理器包含多個忍片，每個忍片包含多個內核。
[0013] 每個內核產生一第一電壓辨識碼（VID)數值，其指示內核的一所欲VID。每個內核 也從自身忍片中的其余內核接收第一VID數值，并產生一第二VID數值，其為忍片中所有內 核的最大第一VID數值。此外，每個內核提供第二VID數值給微處理器的每個其余忍片的 至少一個內核，并從微處理器的每個其余忍片的至少一個內核接收第二VID數值，且產生 一第=VID數值，其為微處理器的所有第二VID數值的最大者。
[0014] 微處理器也包含用來禪接微處理器至一調壓器模塊（Voltage,Regulator Mo化le，VRM)的一電壓辨識碼（VID)輸入的引腳，調壓器模炔基于VID輸入值來提供一電壓 W驅動微處理器。如果內核是微處理器的一主要內核，則每個內核提供第SVID數值給引 腳。
[0015] 在另一方面，在該多個內核外部皆無須任何主動邏輯電路之下，由微處理器產生 一VID輸入值。如果內核不是微處理器的一主要內核，則每個內核提供一零值給引腳。從 主要內核而來的第SVID數值W及從非主要內核而來的零值會W線路同時OR起來，W產生 作為結果的VID輸入值給VRM。
[0016] 在另一方面，微處理器包含一基板，其上安置有多個忍片。用來將第二VID數值傳 送到微處理器的各忍片之間的忍片間線路（inter-diewires)設置在基板上，忍片間線路 包含多個在微處理器的忍片之間的串行接口。此外，每個忍片包含用來將第一VID數值傳 送到忍片的各內核之間的內核間線路（inter-corewires)。
[0017] 在另一方面，本發(fā)明提出一種具有分布式邏輯的多忍片微處理器，用來對微處理 器的每個忍片指示所欲頻率操作狀態(tài)。每個忍片包含多個內核W及一鎖相回路（P化）?；疞 具有一頻率比輸入值，其中化L產生一內核時鐘信號來供給忍片中的每個內核。內核時鐘 信號具有一頻率，其為微處理器基于頻率比輸入值所收到的一總線時鐘信號的頻率比。每 個內核產生一第一頻率比值，用來指示內核的所欲的頻率比。每個內核也使用能將第一頻 率比值傳送到忍片各內核之間的內核間線路，W從自身忍片中的其余內核接收第一頻率比 值，并產生一第二頻率比值，其為忍片中所有內核的最大第一頻率比值。如果內核是忍片的 一主要內核，則每個內核提供第二頻率比值至化L，而如果內核不是忍片的一主要內核，貝U 提供一零值。從主要內核而來的第二頻率比值W及從非主要內核而來的零值會W線路同時 OR起來，W產生作為結果的頻率比輸入值給化L。微處理器可在該多個內核外部皆無限任 何主動邏輯電路之下，產生化L頻率比輸入值。
[0018] 在另一方面，本發(fā)明提出一種使用分布式邏輯的方法，用來指示一具有多個忍片 的微處理器的一所欲電壓操作狀態(tài)，其中每個忍片包含多個內核W及用來禪接微處理器至 一VRM之一VID輸入值的引腳，此VRM基于VID輸入值來供應一電壓W驅動微處理器。每 個內核產生一用來指示內核的所欲VID的第一VID數值，并從自身忍片中的其余內核接收 第一VID數值，且產生一第二VID數值，其為忍片中所有內核的最大第一VID數值。每個內 核也提供第二VID數值給微處理器的每個其余忍片的至少一個內核，并從微處理器的每個 其余忍片的至少一個內核接收第二VID數值且產生一第=VID數值，其為微處理器的所有 第二VID數值的最大者。如果內核是微處理器的一主要內核，則每個內核也提供第SVID 數值給引腳，否則提供一零值給引腳。
[0019] 在另一方面，本發(fā)明提出一種使用分布式邏輯W對一多忍片微處理器的每個多內 核忍片指示所欲頻率操作狀態(tài)的方法。每個內核產生一指示內核的所欲頻率比的第一頻率 比值，并從自身忍片中的其余內核接收第一頻率比值且產生一第二頻率比值，其為忍片中 所有內核的最大第一頻率比值。如果內核是忍片的主要內核，則每個內核依據所要求的頻 率比輸出來提供第二頻率比值給化L否則提供一零值給化L。每個內核各自提供所要求頻 率比輸出會在忍片上W線路同時OR起來，W產生一作為結果的頻率比輸入值給化L。藉此， 在無須任何內核外部主動邏輯電路之下，微處理器可產生每個化L頻率比輸入值。
【附圖說明】
[0020] 圖1為一實施例中，禪接至一個調壓器模塊的多內核微處理器的計算機系統(tǒng)方塊 圖。
[0021] 圖2為一實施例中，結合圖1的多內核處理器的每個內核的分布式邏輯的方塊圖， 用來對微處理器產生一組VID數值。
[0022] 圖3為一實施例中，多內核微處理器的計算機系統(tǒng)方塊圖，其中多內核微處理器 禪接每個忍片的內核至各別忍片的化L。
[0023] 圖4為一實施例中，結合在圖3的多內核處理器的每個內核的分布式邏輯的方塊 圖，用來對內核的可用忍片產生一要求頻率比。
[0024] 【主要元件符號說明】
[002引 100 計算機系統(tǒng)
[0026] 102 多內核微處理器
[0027] 104 忍片
[0028] 106 內核
[002引 108 輸入墊、輸出墊
[0030] 112 內核間通信線路
[0031] 116,416 烙絲
[0032]118 忍片間通信線路
[0033] 122, VID產生邏輯
[0034] 124 管線
[0035] 156 引腳
[003引 158 調壓器模塊
[0037] 322 頻率比要求產生邏輯
[0038] 444 鎖相回路
[0039] 202, 212, 216, 302, 316 多工器
[0040] 204,214,304 比較器
[0041] 222,224 移位寄存器
【具體實施方式】
[0042