程序存儲(chǔ)器控制器中頁(yè)面窗口的本地頁(yè)面轉(zhuǎn)換和許可存儲(chǔ)的制作方法
【技術(shù)領(lǐng)域】
[0001] 該發(fā)明的技術(shù)領(lǐng)域?yàn)閿?shù)字?jǐn)?shù)據(jù)處理，并更具體地為程序存儲(chǔ)器控制器中的存儲(chǔ)器 頁(yè)面轉(zhuǎn)換和許可存儲(chǔ)。
【背景技術(shù)】
[0002] 在支持虛擬存儲(chǔ)器的處理器中，必須將CPU提供的虛擬地址轉(zhuǎn)換為物理地址。這通 常由存儲(chǔ)器管理單元(麗U)完成。MMU通常使用yTLB(微轉(zhuǎn)換后備緩沖器)作為存儲(chǔ)在MMU中 的頁(yè)面轉(zhuǎn)換條目的高速緩存。由CPU請(qǐng)求的每個(gè)虛擬地址需要被yTLB/MMU轉(zhuǎn)換為物理地址， 以用于存儲(chǔ)器訪問(wèn)。這通常在頁(yè)面邊界上執(zhí)行。
[0003] 虛擬地址到物理地址轉(zhuǎn)換發(fā)生在頁(yè)面邊界處(4K頁(yè)面尺寸的最低粒度）。如果待轉(zhuǎn) 換的訪問(wèn)地址為yTLB中的命中，則轉(zhuǎn)換發(fā)生在單個(gè)周期中。但是如果訪問(wèn)地址為iiTLB中的 未命中，則必須從MMU請(qǐng)求該頁(yè)面的轉(zhuǎn)換數(shù)據(jù)。該轉(zhuǎn)換數(shù)據(jù)獲取可發(fā)生幾十到幾百個(gè)周期， 這取決于MMU中的頁(yè)面轉(zhuǎn)換和頁(yè)表遍歷延遲。
[0004] MMU/VTLB通常還提供轉(zhuǎn)換的許可信息。由于對(duì)于L1I命中，許可信息需要用于服務(wù) 請(qǐng)求，因此該許可信息存儲(chǔ)在L1I高速緩存中。
[0005] 如果通過(guò)yTLB查詢每個(gè)虛擬地址，并且如果能夠通過(guò)MMU使yTLB條目無(wú)效，那么將 很可能存在長(zhǎng)的yTLB未命中延遲。如果在SRAM存儲(chǔ)器中實(shí)施yTLB，則這也將導(dǎo)致增大的動(dòng) 態(tài)功率消耗。

【發(fā)明內(nèi)容】

[0006] 該發(fā)明提供當(dāng)前頁(yè)面轉(zhuǎn)換寄存器，其存儲(chǔ)當(dāng)前頁(yè)面的虛擬到物理地址轉(zhuǎn)換數(shù)據(jù)以 及可選地訪問(wèn)相同頁(yè)面的許可數(shù)據(jù)，以用于程序訪問(wèn)。如果訪問(wèn)地址在當(dāng)前頁(yè)面內(nèi)，則從當(dāng) 前頁(yè)面轉(zhuǎn)換寄存器訪問(wèn)地址轉(zhuǎn)換和許可數(shù)據(jù)。該當(dāng)前頁(yè)面轉(zhuǎn)換寄存器提供典型的轉(zhuǎn)換后備 緩沖器和微轉(zhuǎn)換后備緩沖器之上的該數(shù)據(jù)的高速緩存的附加級(jí)別。較小尺寸的當(dāng)前頁(yè)面轉(zhuǎn) 換寄存器使用比典型體系結(jié)構(gòu)更少的功率提供較快的頁(yè)面命中/未命中確定以及較快的數(shù) 據(jù)訪問(wèn)。這有助于程序訪問(wèn)，其通常比數(shù)據(jù)訪問(wèn)更頻繁地命中當(dāng)前頁(yè)面。
【附圖說(shuō)明】
[0007] 將在附圖中示出該發(fā)明的這些和其他方面，其中：
[0008] 圖1示出根據(jù)該發(fā)明的一個(gè)實(shí)施例的單核標(biāo)量處理器；
[0009] 圖2示出根據(jù)該發(fā)明的另一個(gè)實(shí)施例的雙核標(biāo)量處理器；
[0010] 圖3示出根據(jù)該發(fā)明的另一個(gè)實(shí)施例的單核矢量處理器；
[0011] 圖4示出根據(jù)該發(fā)明的另一個(gè)實(shí)施例的雙核矢量處理器；
[0012 ]圖5示出該發(fā)明的CPU的一個(gè)實(shí)施例的結(jié)構(gòu)；
[0013]圖6不出全局標(biāo)量寄存器文件；
[0014]圖7示出全局矢量寄存器文件；
[0015] 圖8示出由乘法和相關(guān)功能單元共享的局部矢量寄存器文件；
[0016] 圖9示出加載/存儲(chǔ)單元的局部寄存器文件；
[0017] 圖10示出斷言寄存器文件；
[0018]圖11示出根據(jù)該發(fā)明的一個(gè)優(yōu)選實(shí)施例的中央處理單元的流水線時(shí)期(pipeline phase)；
[0019] 圖12示出單個(gè)獲取分組的十六個(gè)指令；
[0020] 圖13示出該發(fā)明使用的指令的指令編碼的示例；
[0021]圖14示出根據(jù)該發(fā)明的SIMD操作的進(jìn)位控制；
[0022]圖15示出該發(fā)明的主要部分的關(guān)系；以及 [0023]圖16示意性示出該發(fā)明的虛擬到物理地址轉(zhuǎn)換。
【具體實(shí)施方式】
[0024]圖1示出根據(jù)該發(fā)明的一個(gè)實(shí)施例的單核標(biāo)量處理器。單核處理器100包括標(biāo)量中 央處理單元(0卩1])110，其耦合到分離的一級(jí)指令高速緩存(111)111和一級(jí)數(shù)據(jù)高速緩存 (L1D)112。中央處理單元核110可如本領(lǐng)域中已知的那樣構(gòu)造并且將通常包括寄存器文件、 整數(shù)算術(shù)邏輯單元、整數(shù)乘法器和程序流控制單元。單核處理器100包括二級(jí)組合指令/數(shù) 據(jù)高速緩存(L2)113,其容納指令和數(shù)據(jù)。在優(yōu)選實(shí)施例中，標(biāo)量中央處理單元(CPU)llO、一 級(jí)指令高速緩存（L1I) 111、一級(jí)數(shù)據(jù)高速緩存（L1D) 112和二級(jí)組合指令/數(shù)據(jù)高速緩存 (L2)113在單個(gè)集成電路上形成。
[0025]在一個(gè)優(yōu)選實(shí)施例中，該單個(gè)集成電路還包括輔助電路，諸如功率控制電路121、 仿真/跟蹤電路122、測(cè)試設(shè)計(jì)(DST)可編程內(nèi)建自測(cè)(PBIST)電路123和時(shí)鐘電路124。在CPU 110外部并且可能在單個(gè)集成電路110上集成的是存儲(chǔ)器控制器131。
[0026] CPU 110在程序控制下操作以針對(duì)定義數(shù)據(jù)執(zhí)行數(shù)據(jù)處理操作。程序控制CPU 110 包括必須在解碼和執(zhí)行之前獲取的多個(gè)指令。單核處理器100包括若干高速緩存存儲(chǔ)器。圖 1示出一對(duì)第一級(jí)高速緩存。一級(jí)指令高速緩存(L1I) 111存儲(chǔ)由CPU 110使用的指令。CPU 110首先嘗試從一級(jí)指令高速緩存121訪問(wèn)任何指令。一級(jí)數(shù)據(jù)高速緩存(L1D)112存儲(chǔ)由 CPU 110使用的數(shù)據(jù)。CPU 110首先嘗試從一級(jí)數(shù)據(jù)高速緩存112訪問(wèn)任何所需數(shù)據(jù)。兩個(gè)一 級(jí)高速緩存(L1I 111和L1D 112)由二級(jí)統(tǒng)一高速緩存(L2)113支持。在一級(jí)指令高速緩存 111或一級(jí)數(shù)據(jù)高速緩存112的高速緩存未命中的事件中，從二級(jí)統(tǒng)一高速緩存113尋找所 請(qǐng)求的指令或數(shù)據(jù)。如果所請(qǐng)求的指令或數(shù)據(jù)存儲(chǔ)在二級(jí)統(tǒng)一高速緩存113中，那么其被供 應(yīng)到請(qǐng)求方一級(jí)高速緩存，以供應(yīng)到中央處理單元核110。如本領(lǐng)域中已知，可同時(shí)將請(qǐng)求 的指令或數(shù)據(jù)供應(yīng)到請(qǐng)求方高速緩存和CPU 110以加快使用速度。
[0027]二級(jí)統(tǒng)一高速緩存113經(jīng)由存儲(chǔ)器控制器131進(jìn)一步耦合到更高級(jí)別的存儲(chǔ)器系 統(tǒng)。存儲(chǔ)器控制器131通過(guò)訪問(wèn)外部存儲(chǔ)器（圖1中未示出）處理二級(jí)統(tǒng)一高速緩存113中的 高速緩存未命中。存儲(chǔ)器控制器131處理所有的存儲(chǔ)器中心功能，諸如高速緩存能力確定、 誤差檢測(cè)和校正、地址轉(zhuǎn)換等等。單核處理器100可為多處理器系統(tǒng)的一部分。在該情況下， 存儲(chǔ)器控制器131處理在處理器之間的數(shù)據(jù)轉(zhuǎn)移并維持處理器當(dāng)中的高速緩存一致性。 [0028]圖2示出根據(jù)該發(fā)明的另一個(gè)實(shí)施例的雙核處理器。雙核處理器200包括第一 CPU 210,其耦合到分離的一級(jí)指令高速緩存(L1I)211和一級(jí)數(shù)據(jù)高速緩存(L1D)212,以及包括 第二CPU 220,其耦合到分離的一級(jí)指令高速緩存(L1I)221和一級(jí)數(shù)據(jù)高速緩存(L1D)212。 中央處理單元210和220優(yōu)選地以類似于圖1中示出的CPU 110的方式構(gòu)造。雙核處理器200 包括單個(gè)共享的二級(jí)組合指令/數(shù)據(jù)高速緩存(L2)231，其支持所有四個(gè)一級(jí)高速緩存(L1I 211、L1D 212、L1I 221和L1D 222)。在優(yōu)選實(shí)施例中，CPU 210、一級(jí)指令高速緩存（L1I) 211、一級(jí)數(shù)據(jù)高速緩存(L1D)212、CPU 220、一級(jí)指令高速緩存(L1I)221、一級(jí)數(shù)據(jù)高速緩 存(L1D)222和二級(jí)組合指令/數(shù)據(jù)高速緩存(L2)231在單個(gè)集成電路上形成。該單個(gè)集成電 路優(yōu)選地還包括輔助電路，諸如功率率控制電路245、仿真/跟蹤電路116、測(cè)試設(shè)計(jì)(DST)可 編程內(nèi)建自測(cè)（PBIST)電路117和時(shí)鐘電路118。該單個(gè)集成電路還可包括存儲(chǔ)器控制器 251〇
[0029] 圖3和圖4示出類似于圖1和圖2中分別示出的單核和雙核處理器的單核和雙核處 理器。圖3和圖4與圖1和圖2的不同在于示出矢量中央處理單元。如下面進(jìn)一步描述，單核矢 量處理器300包括矢量CPU 310。雙核矢量處理器400包括兩個(gè)矢量CPU 410和420。矢量CPU 310、410和420包括比相應(yīng)標(biāo)量CPU 110、210和220更寬的數(shù)據(jù)路徑操作單元和更寬的數(shù)據(jù) 寄存器。
[0030] 矢量CPU 310、410和420與相應(yīng)標(biāo)量CPU 110、210和220的進(jìn)一步不同在于包括流 引擎313(圖3)和流引擎413和423(圖5)。流引擎313、413和423類似。流引擎313將數(shù)據(jù)從二 級(jí)統(tǒng)一高速緩存313(L2)傳輸?shù)绞噶緾PU 310。流引擎413將數(shù)據(jù)從二級(jí)統(tǒng)一高速緩存413傳 輸?shù)绞噶緾PU 410。流引擎423將數(shù)據(jù)從二級(jí)統(tǒng)一高速緩存431傳輸?shù)绞噶緾PU 420。根據(jù)優(yōu) 選實(shí)施例，每個(gè)流引擎313、413和423管理多達(dá)兩個(gè)數(shù)據(jù)流。
[0031]每個(gè)流引擎313、413和423在某些限制條件下傳輸數(shù)據(jù)。流包括特定類型的元素序 列。在流上操作的程序順序地讀取數(shù)據(jù)，依次在每個(gè)