本發(fā)明涉及存儲器設(shè)計(jì)領(lǐng)域，特別涉及用于非易失性存儲器的讀出放大電路及存儲器。

背景技術(shù)：
非易失性存儲器（NVM，NonVolatileMemory）由于在系統(tǒng)掉電或無電源供應(yīng)時(shí)仍能保持?jǐn)?shù)據(jù)信息，因而廣泛應(yīng)用于各種電子電路中。非易失性存儲器依其結(jié)構(gòu)類型區(qū)分通常包括兩類：浮柵型和電荷阱型。在浮柵型存儲器中，電荷被存儲于浮柵中，它們在無電源供應(yīng)的情況下仍可保持電荷。浮柵型存儲器通常都具有控制柵和浮柵層疊的柵極結(jié)構(gòu)。浮柵型存儲器通常用于EPROM（ElectricallyProgrammableReadOnlyMemory）和EEPROM（ElectricallyErasableandProgrammableReadOnlyMemory）。EEPROM中通常采用單端讀出放大器將存儲陣列中目標(biāo)存儲單元中的數(shù)據(jù)讀出。為提高EEPROM的數(shù)據(jù)讀出速度和可靠性，一般采用與EEPROM中目標(biāo)存儲單元結(jié)構(gòu)類似或者相同的基準(zhǔn)單元產(chǎn)生基準(zhǔn)電壓，與目標(biāo)存儲單元輸出的電壓比較，進(jìn)而讀出目標(biāo)存儲單元中所存數(shù)據(jù)的邏輯狀態(tài)為“1”或“0”。圖1是EEPROM中較為常用的一種讀出放大電路。EEPROM的目標(biāo)存儲單元1包括選擇管Mn_sg和浮柵管Mn_ee，基準(zhǔn)單元2包括第一選擇管Mn_sr和第一基準(zhǔn)管Mn_ref。其中選擇管Mn_sg和第一選擇管Mn_sr的結(jié)構(gòu)完全相同，浮柵管Mn_ee和第一基準(zhǔn)管Mn_ref的結(jié)構(gòu)也完全相同。浮柵管Mn_ee的控制柵上加載有偏置電壓VCG，第一基準(zhǔn)管Mn_ref的控制柵上加載有偏置電壓VBIAS，選擇管Mn_sg的柵極接收選擇信號VWL，第一選擇管Mn_sr的柵極連接于VDD。讀數(shù)據(jù)時(shí)，加載在選擇管Mn_sg的柵極上的選擇信號VWL有效，使得選擇管Mn_sg導(dǎo)通。進(jìn)而，讀出位線3上產(chǎn)生某一電壓，讀出放大器5通過讀出位線3上電壓與基準(zhǔn)電壓線4的電壓差來判斷目標(biāo)存儲單元1中存儲的邏輯狀態(tài)。若讀出位線3電壓高于基準(zhǔn)電壓線4，則讀出放大器輸出端的邏輯狀態(tài)為“1”，反之則輸出“0”。因此基準(zhǔn)電壓線4的電壓一般被設(shè)置為在讀出“1”和讀出“0”時(shí)讀出位線3上兩種電壓的中間值。在EEPROM的設(shè)計(jì)中，為最大程度優(yōu)化存儲單元的版圖面積，一般以1字節(jié)（Byte）存儲容量作為基本物理單元，即8位（bit）的存儲單元1的源極通過公共有源區(qū)連出以接地。參照圖2所示，選擇管Mn_sg0、Mn_sg1……Mn_sg7和浮柵管Mn_ee0、Mn_ee1……Mn_ee7間一一對應(yīng)如圖1的連接，構(gòu)成每一位存儲單元1。各位存儲單元1中浮柵管對應(yīng)的源極S0、S1……S7通過所述公共有源區(qū)兩端引出金屬連線接地（GND）。本申請發(fā)明人發(fā)現(xiàn)，該1字節(jié)基本物理單元中，各位存儲單元1由于所處位置不同，其中的浮柵管的源極對地的寄生電阻值（R0、R1……R7、R8）也不同。存儲單元中浮柵管的源極對地的寄生電阻值的不同將影響讀數(shù)據(jù)時(shí)，流經(jīng)8位存儲單元的電流不一致，從而使得讀出位線上電壓不同。另外，本申請發(fā)明人還發(fā)現(xiàn)，1字節(jié)基本物理單元中，在將偏置電壓VCG傳輸至浮柵管的控制柵時(shí)，需經(jīng)過選通管Mn_st選通后才能傳入。而目前讀出放大電路中，對應(yīng)1字節(jié)基本物理單元，提供基準(zhǔn)電壓線上電壓通常僅采用1位基準(zhǔn)單元的結(jié)構(gòu)，因此其結(jié)構(gòu)至少有兩處與1字節(jié)基本物理單元中的存儲單元不同：1）1位基準(zhǔn)單元中第一基準(zhǔn)管Mn_ref的源極對地的寄生電阻與1字節(jié)基本物理單元中各位存儲單元中的浮柵管的源極對地的寄生電阻并不匹配；2）提供1位基準(zhǔn)單元的偏置電壓VBIAS的偏置電壓端至第一基準(zhǔn)管Mn_ref的柵端的通路阻抗與1字節(jié)基本物理單元中的各位存儲單元不同。因此，目前1位基準(zhǔn)單元的結(jié)構(gòu)設(shè)置與存儲陣列中各存儲單元的匹配性較差，很難保證在讀8位存儲單元中數(shù)據(jù)時(shí)，基準(zhǔn)電壓線4的電壓始終處于讀出位線3兩種電壓（讀出“0”、“1”時(shí)對應(yīng)的電壓）的中間值，從而將導(dǎo)致讀出放大器數(shù)據(jù)讀出速度變慢，甚至導(dǎo)致讀出數(shù)據(jù)錯(cuò)誤。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明解決的問題是提供一種讀出放大電路及存儲器，提高讀出放大器的讀出速度，增加讀出數(shù)據(jù)的準(zhǔn)確性。為解決上述問題，本發(fā)明提供一種讀出放大電路，包括：多位存儲單元構(gòu)成的基本物理單元，各位存儲單元對應(yīng)連接于各自的讀出位線；所述基本物理單元經(jīng)由第一選通管選通；與所述基本物理單元布局相同、由多位基準(zhǔn)單元構(gòu)成的基準(zhǔn)單元組，其中各基準(zhǔn)單元與各位存儲單元一一對應(yīng)，對應(yīng)連接于各自的基準(zhǔn)電壓線，并且與對應(yīng)各位存儲單元的結(jié)構(gòu)完全相同；所述基準(zhǔn)單元組經(jīng)由第二選通管選通；所述第二選通管與第一選通管的結(jié)構(gòu)完全相同；讀出放大器，連接上述多根讀出位線及基準(zhǔn)電壓線，根據(jù)各讀出位線與其對應(yīng)的基準(zhǔn)電壓線上電壓的比較結(jié)果，輸出相應(yīng)的讀出數(shù)據(jù)。相應(yīng)地，本發(fā)明還提供一種包括上述讀出放大電路的存儲器。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)：基準(zhǔn)單元組中各基準(zhǔn)單元與基本物理單元中各存儲單元具有相同的物理結(jié)構(gòu)，且都經(jīng)由選通管選通。這種結(jié)構(gòu)，使得兩者在寄生電阻與通路阻抗方面具有高度匹配性。因此，基準(zhǔn)電壓線的電壓可以始終處于讀出位線兩種電壓（讀出“0”、“1”時(shí)對應(yīng)的電壓）的中間值，從而提高數(shù)據(jù)讀出速度。并且，在存儲器產(chǎn)品的整個(gè)壽命期間，基準(zhǔn)單元組的特性可以很好地跟隨基本物理單元的特性變化，延長存儲器的使用壽命。附圖說明圖1是現(xiàn)有EEPROM中較為常用的一種讀出放大電路的電路示意圖；圖2是現(xiàn)有EEPROM中一種基本物理單元的電路示意圖；圖3是本發(fā)明讀出放大電路的一個(gè)實(shí)施例中基準(zhǔn)單元組的電路示意圖；圖4是本發(fā)明讀出放大電路的另一個(gè)實(shí)施例的電路示意圖；圖5是圖4所示讀出放大電路中基準(zhǔn)單元陣列的電路示意圖。具體實(shí)施方式在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實(shí)施，因此本發(fā)明不受下面公開的具體實(shí)施例的限制。根據(jù)本發(fā)明讀出放大電路的一種實(shí)施方式，其包括：多位存儲單元構(gòu)成的基本物理單元，各位存儲單元對應(yīng)連接于各自的讀出位線；所述基本物理單元經(jīng)由第一選通管選通；與所述基本物理單元布局相同、由多位基準(zhǔn)單元構(gòu)成的基準(zhǔn)單元組，其中各基準(zhǔn)單元與各位存儲單元一一對應(yīng)，對應(yīng)連接于各自的基準(zhǔn)電壓線，并且與對應(yīng)各位存儲單元的結(jié)構(gòu)完全相同；所述基準(zhǔn)單元組經(jīng)由第二選通管選通；所述第二選通管與第一選通管的結(jié)構(gòu)完全相同；讀出放大器，連接上述多根讀出位線及基準(zhǔn)電壓線，根據(jù)各讀出位線與其對應(yīng)的基準(zhǔn)電壓線上電壓的比較結(jié)果，輸出相應(yīng)的讀出數(shù)據(jù)。上述讀出放大電路中，通過設(shè)置與基本物理單元布局及選通方式相同的基準(zhǔn)單元組，且設(shè)置基準(zhǔn)單元與基本物理單元中各存儲單元結(jié)構(gòu)相同，從而使得基準(zhǔn)單元組與對應(yīng)的基本物理單元完全匹配。以下以應(yīng)用于EEPROM的讀出放大電路為例，對本發(fā)明讀出放大電路進(jìn)一步說明。參照圖3所示，本發(fā)明讀出放大電路的一種實(shí)施例中，所述基準(zhǔn)單元組包括8位基準(zhǔn)單元，第一選擇管Mn_sr0′、Mn_sr1′……Mn_sr7′和第一基準(zhǔn)管Mn_ref0′、Mn_ref1′……Mn_ref7′間一一對應(yīng)連接，構(gòu)成每一位基準(zhǔn)單元。各位基準(zhǔn)單元各自連接對應(yīng)的基準(zhǔn)電壓線VREF0、VREF1……VREF6、VREF7，以向基準(zhǔn)電壓線提供基準(zhǔn)電壓。所述基準(zhǔn)單元組通過第二選通管Mn_SS選通，并在選通后接收偏置電壓VBIAS。其中，各第一選擇管為NMOS管，第二選通管Mn_SS為NMOS管。具體地，以第一選擇管Mn_sr0′和第一基準(zhǔn)管Mn_ref0′構(gòu)成的1位基準(zhǔn)單元為例，第一選擇管Mn_sr0′的柵極接收控制信號Con（控制信號可以為使能信號En或者電源電壓Vdd），漏極連接基準(zhǔn)電壓線VREF0，源極連接第一基準(zhǔn)管Mn_ref0′的漏極；第一基準(zhǔn)管Mn_ref0′的控制柵連接第二選通管Mn_SS的源極，源極S0′通過公共有源區(qū)兩端引出金屬連線接地（GND），第一基準(zhǔn)管Mn_ref0′為具有控制柵和浮柵層疊的柵極結(jié)構(gòu)的MOS管。其他各位基準(zhǔn)單元中第一選擇管和第一基準(zhǔn)管的連接方式及結(jié)構(gòu)與此完全相同，其他第一基準(zhǔn)管Mn_ref1′……Mn_ref7′各自對應(yīng)的源極S1′……S6′、S7′也通過所述公共有源區(qū)兩端引出金屬連線接地，此處不再贅述。另外，第二選通管Mn_SS的柵極同樣接收控制信號Con，漏極接收偏置電壓VBIAS，從而實(shí)現(xiàn)所述基準(zhǔn)單元組被選通時(shí)，將偏置電壓VBIAS傳輸至各第二基準(zhǔn)管的控制柵。根據(jù)上述基準(zhǔn)單元組中各基準(zhǔn)單元的連接方式，各第一基準(zhǔn)管Mn_ref0′、Mn_ref1′……Mn_ref7′各自對應(yīng)的源極S0′、S1′……S6′、S7′對地分別具有寄生電阻R0′、R1′……R7′、R8′，且各寄生電阻基于各第一基準(zhǔn)管在所述基準(zhǔn)單元組中所處位置不同而具有不同的電阻值。本實(shí)施例中，基本物理單元的結(jié)構(gòu)與圖2所示結(jié)構(gòu)完全相同，即所述基本物理單元由8位存儲單元構(gòu)成。則對比圖2和圖3可知，上述基準(zhǔn)單元組與基本物理單元的布局方式完全相同。并且，根據(jù)前述說明，各位基準(zhǔn)單元與對應(yīng)存儲單元具有相同的物理結(jié)構(gòu)，基準(zhǔn)單元組對地的寄生電阻分布情況也與所述基本物理單元對地的寄生電阻分布情況完全一致，且基準(zhǔn)單元組通過第二選通管Mn_SS選通，則偏置電壓端至第一基準(zhǔn)管的柵極的通路阻抗也與基本物理單元完全一致。因此，基本物理單元與對應(yīng)的基準(zhǔn)單元組完全匹配。完全一致的寄生電阻分布情況抵消了基準(zhǔn)單元和存儲單元源極對地電阻的差異，使得EEPROM在讀8位存儲單元時(shí)，基準(zhǔn)電壓線的電壓能夠始終處于讀出位線兩種電壓（讀出“0”、“1”時(shí)）的中間值。并且這種使得基準(zhǔn)單元組與基本物理單元具有高度匹配性的結(jié)構(gòu)，減小了讀出放大電路對工藝的依賴性。此外，由于基準(zhǔn)單元組與基本物理單元的結(jié)構(gòu)特性、版圖布局相近，從而可以實(shí)現(xiàn)更高的讀出速度，且在EEPROM產(chǎn)品整個(gè)壽命期間，基準(zhǔn)單元組的特性可以很好地跟隨基本物理單元的特性變化，延長芯片的生命周期。在EEPROM存儲單元陣列的物理布局中，通常上下兩行（沿位線方向，即列方向）存儲單元采用背靠背的布局方式，因此上下兩行存儲單元不會完全匹配，在特性上可能存在一定差異。為提供與所述存儲單元陣列更好的匹配性，可以設(shè)計(jì)基準(zhǔn)電壓陣列，所述基準(zhǔn)電壓陣列在物理布局上與所述存儲單元陣列保持一致。圖4示出了本發(fā)明讀出放大電路的另一種實(shí)施例的電路示意圖，圖5是圖4所示讀出放大電路中基準(zhǔn)單元陣列的電路示意圖。參照圖5所示，本實(shí)施例中的基準(zhǔn)單元陣列包括第一基準(zhǔn)單元組10、連接于第一基準(zhǔn)單元組10的第一基準(zhǔn)選通管Mn_ss1、第二基準(zhǔn)單元組20及連接于第二基準(zhǔn)單元組20的第二基準(zhǔn)選通管Mn_ss2。第一基準(zhǔn)單元組10和第二基準(zhǔn)單元組20各包含1字節(jié)基準(zhǔn)單元。二者完全對稱，且兩者的電路結(jié)構(gòu)及物理布局方式與1字節(jié)存儲單元完全一致。第一基準(zhǔn)單元組10與存儲單元陣列中的偶數(shù)行存儲單元相對應(yīng)，第二基準(zhǔn)單元組20與存儲單元陣列中的奇數(shù)行存儲單元相對應(yīng)。并且，第一基準(zhǔn)單元組10和第二基準(zhǔn)單元組20分別通過第一基準(zhǔn)選通管Mn_ss1和第二基準(zhǔn)選通管Mn_ss2進(jìn)行選通。具體地，所述第一基準(zhǔn)選通管Mn_ss1和第二基準(zhǔn)選通管Mn_ss2均通過反相器30接收最低位行地址信號X_ADDR選通對應(yīng)的基準(zhǔn)單元組。因此，圖5所示的基準(zhǔn)單元陣列可以保證在物理布局上，基準(zhǔn)單元陣列與存儲單元陣列具有較好的匹配性。結(jié)合圖4和圖5所示，本實(shí)施列讀出放大電路包含基準(zhǔn)單元陣列3、存儲單元陣列4、對應(yīng)連接于存儲單元陣列中基本物理單元中各位線及基準(zhǔn)單元陣列3中各基準(zhǔn)電壓線的多個(gè)列向選擇管及讀出放大器9。其中基準(zhǔn)單元陣列3的結(jié)構(gòu)已在前面結(jié)合圖4進(jìn)行了詳細(xì)說明，此處不再贅述。所述最低位行地址信號X_ADDR為行譯碼的最低位地址，X_ADDR為“0”時(shí)，第一基準(zhǔn)選通管Mn_ss1導(dǎo)通，第二基準(zhǔn)選通管Mn_ss2截止，基準(zhǔn)單元組10被選通，如前述的，所述基準(zhǔn)單元組10與存儲單元陣列4中的偶數(shù)行相對應(yīng)；X_ADDR為“1”時(shí)，第一基準(zhǔn)選通管Mn_ss1截止，第二基準(zhǔn)選通管Mn_ss2導(dǎo)通，基準(zhǔn)單元組20被選通，如前述的，所述基準(zhǔn)單元組20與存儲單元陣列4中的奇數(shù)行相對應(yīng)。而BITSEL<0>～BITSEL<7>為列向地址選擇信號，所述多個(gè)列向選擇管分別接受對應(yīng)的列向地址選擇信號，以選擇基準(zhǔn)單元陣列中列向的8位基準(zhǔn)單元。即，當(dāng)選擇某一位基準(zhǔn)單元時(shí)，將連接于該位基準(zhǔn)單元的基準(zhǔn)電壓線上的基準(zhǔn)電壓輸出。例如，當(dāng)BITSEL<0>為“1”時(shí)，基準(zhǔn)單元陣列輸出基準(zhǔn)電壓VREF7。繼續(xù)參照圖5所示，存儲單元陣列4中的各個(gè)基本物理單元5～8的容量均為1字節(jié)，存儲單元陣列4由n行m列個(gè)字節(jié)組成。各行字線對應(yīng)接受行選地址信號X0～Xn，在某一時(shí)刻只允許X0～Xn對應(yīng)的某一地址信號有效（即對應(yīng)接收該信號的字線被選中），以選中相應(yīng)行的存儲單元。同樣，各列位線對應(yīng)接收列選地址信號Y0～Ym，當(dāng)Y0～Ym中某一地址信號有效后，可選中相應(yīng)列的存儲單元。通過行選地址信號和列選地址信號，可以選中存儲單元陣列4中任意一個(gè)字節(jié)的基本物理單元。而讀出放大器9可以為單端讀出放大器，其比較輸入的讀出位線上的讀出電壓VBL和基準(zhǔn)電壓線上的基準(zhǔn)電壓VREF大小，并將比較結(jié)果由數(shù)據(jù)輸出端輸出目標(biāo)存儲單元中存儲的數(shù)據(jù)。例如，當(dāng)VBL>VREF時(shí)，數(shù)據(jù)輸出端輸出“1”；反之，則輸出“0”。在讀取EEPROM時(shí)，由行選地址信號（X0～Xn）和列選地址信號（Y0～Ym）選中存儲單元陣列4中某一字節(jié)的目標(biāo)存儲單元。同時(shí)，最低位行地址信號X_ADDR選中基準(zhǔn)單元組1或者基準(zhǔn)單元組2，與目標(biāo)存儲單元所處的偶數(shù)行或奇數(shù)行相對應(yīng)，提高了目標(biāo)存儲單元與基準(zhǔn)單元在物理布局上的匹配性。再基于BITSEL<0>～BITSEL<7>的值選擇想要讀取的基本物理單元中某一位存儲單元（目標(biāo)存儲單元）的數(shù)據(jù)?；鶞?zhǔn)單元陣列中與目標(biāo)存儲單元所對應(yīng)的位也同時(shí)基于BITSEL<0>～BITSEL<7>的值被選中，這樣保證了1個(gè)字節(jié)中待讀的1位目標(biāo)存儲單元與對應(yīng)的基準(zhǔn)單元在物理布局上相同，并且共用源極寄生電阻（基準(zhǔn)單元組對地的寄生電阻）也相同，從而抵消了基準(zhǔn)單元和目標(biāo)存儲單元源極對地電阻的差異，使得EEPROM在讀8個(gè)位的目標(biāo)存儲單元時(shí)，基準(zhǔn)電壓線上的基準(zhǔn)電壓VREFX（X=0,1……6,7）的電壓始終處于讀出位線上的讀出電壓VBL的兩種值（讀出“0”、“1”時(shí)的電壓值）的中間值。當(dāng)然，以上通過列向地址選擇信號BITSEL<0>～BITSEL<7>選擇基本物理單元中某一位存儲單元（目標(biāo)存儲單元）的數(shù)據(jù)僅是一種具體的應(yīng)用實(shí)例，在本發(fā)明其他實(shí)施例中，也可不設(shè)置列向地址選擇信號BITSEL<0>～BITSEL<7>，而是將各列向選擇管相應(yīng)連接至8個(gè)讀出放大器9，以使得EEPROM可以同時(shí)讀取8位數(shù)據(jù)。此處也僅為舉例，其不應(yīng)限定本發(fā)明的保護(hù)范圍。雖然本發(fā)明已以較佳實(shí)施例披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。