本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是涉及一種三維存儲(chǔ)器讀出電路及其字線與位線電壓配置方法。

背景技術(shù)：

三維集成電路(3D-IC)是集成電路產(chǎn)業(yè)發(fā)展的方向之一。三維集成電路可分為晶圓——晶圓堆疊，裸片——晶圓堆疊和單片三維集成電路。其中，屬于單片三維集成電路的三維存儲(chǔ)器發(fā)展最快。

集成電路存儲(chǔ)器被廣泛應(yīng)用于工業(yè)類和消費(fèi)類電子產(chǎn)品。根據(jù)存儲(chǔ)器能否掉電存儲(chǔ)，又可被劃分為易失存儲(chǔ)器和非易失存儲(chǔ)器。非易失存儲(chǔ)器，包括閃存(flash memory)、磁存儲(chǔ)器(magnetoresistive random-access memory，MRAM)、阻變存儲(chǔ)器(resistance random-access memory，RRAM)、相變存儲(chǔ)器(phase change memory，PCM)等。相變存儲(chǔ)器是基于奧弗辛斯基在20世紀(jì)60年代末提出的奧弗辛斯基電子效應(yīng)的存儲(chǔ)器，其工作原理是利用加工到納米尺寸的相變材料在低阻態(tài)(晶態(tài))與高阻態(tài)(非晶態(tài))時(shí)不同的電阻狀態(tài)來(lái)實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)。磁存儲(chǔ)器和阻變存儲(chǔ)器同樣使用材料或器件在低阻態(tài)(low resistance state，LRS)與高阻態(tài)(high resistance state，HRS)時(shí)不同的電阻狀態(tài)來(lái)實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)。

三維存儲(chǔ)器，通過(guò)將存儲(chǔ)單元三維地布置在襯底之上，相比于二維存儲(chǔ)器，可以提高存儲(chǔ)密度。其中，一種交叉堆疊(cross point)的三維存儲(chǔ)結(jié)構(gòu)被廣泛應(yīng)用于各非易失存儲(chǔ)器。該結(jié)構(gòu)中，字線(word line，WL)和位線(bit line，BL)呈90度夾角，并層層堆疊，存儲(chǔ)單元存在于各個(gè)交點(diǎn)。圖1為交叉堆疊結(jié)構(gòu)三維非易失存儲(chǔ)器示意圖。在交叉堆疊結(jié)構(gòu)三維非易失存儲(chǔ)器中，存儲(chǔ)單元可由非易失材料和選通管(Selector)組成。

三維存儲(chǔ)器進(jìn)行讀寫操作時(shí)，往往采用如圖2所示的字線電壓與位線電壓配置方法。將要操作的存儲(chǔ)單元所在的位線置為一高電壓，設(shè)為V；將要操作的存儲(chǔ)單元所在的字線置為0V；陣列中的其它位線置為V/2；陣列中的其它字線置為V/2。被選中的位線和被選中的字線上的存儲(chǔ)單元，除了要操作的存儲(chǔ)單元，其余皆為半選通存儲(chǔ)單元，這些單元沒(méi)有被選通。

三維存儲(chǔ)器進(jìn)行讀取操作時(shí)，靈敏放大器需要對(duì)位線上存儲(chǔ)單元的寄生電容充電，之后電流才會(huì)穩(wěn)定下來(lái)。采用傳統(tǒng)技術(shù)的字線電壓與位線電壓配置方法，位線上未選中的存儲(chǔ)單元在讀脈沖到來(lái)之前兩端電壓差為0V(位線上電壓為V/2、字線上電壓為V/2)，讀脈沖到來(lái)之后兩端電壓差為V/2(位線上電壓為V、字線上電壓為V/2)；而三維存儲(chǔ)器使用的選通管或存儲(chǔ)單元的閾值電壓又較高。這兩點(diǎn)因素導(dǎo)致讀電流Icell瞬態(tài)值較高。圖3和圖4為一款40nm 64Mb三維交叉堆疊型相變存儲(chǔ)器讀仿真結(jié)果。圖3為讀晶態(tài)單元的仿真結(jié)果，圖4為讀非晶態(tài)單元的仿真結(jié)果。其中EN為使能信號(hào)，DO為讀出信號(hào)，讀電流瞬態(tài)最高值分別為180.3μA和132.2μA。芯片的隨機(jī)讀取時(shí)間為40.21ns。較高的讀電流不但導(dǎo)致了較大的功耗，也限制了三維存儲(chǔ)器的讀出速度。

因此，如何改善上述讀出電流較大，以及如何提高三維存儲(chǔ)器的速度特性，實(shí)已成為本領(lǐng)域技術(shù)人員亟待解決的技術(shù)課題。

技術(shù)實(shí)現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種三維存儲(chǔ)器讀出電路及其字線與位線電壓配置方法，用于解決現(xiàn)有技術(shù)中三維存儲(chǔ)器讀出電流較大的問(wèn)題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種三維存儲(chǔ)器讀出電路，所述三維存儲(chǔ)器讀出電路至少包括：

三維存儲(chǔ)單元陣列，所述三維存儲(chǔ)單元陣列至少包括連接于同一位線的上下兩列存儲(chǔ)單元，其中，第一列存儲(chǔ)單元中的非易失材料與第二列存儲(chǔ)單元中的選通管連接同一位線，所述第一列存儲(chǔ)單元中的選通管與所述第二列存儲(chǔ)單元中的非易失材料分別連接一字線；

配置模塊，連接所述位線及各字線，用于在所述三維存儲(chǔ)單元陣列進(jìn)行讀出和擦寫操作時(shí)對(duì)位線及各字線分別進(jìn)行電壓配置，使得所述位線上半選通的存儲(chǔ)單元兩端的電壓之差小于讀取電壓的一半；

位線控制模塊，連接于所述位線，接收位線控制信號(hào)，用于控制所述位線上的存儲(chǔ)單元進(jìn)行讀出或擦寫操作。

優(yōu)選地，所述配置模塊包括字線譯碼單元、字線驅(qū)動(dòng)單元及位線驅(qū)動(dòng)單元；所述字線譯碼單元接收地址信號(hào)，對(duì)地址信號(hào)進(jìn)行譯碼后輸出多路字線控制信號(hào)；所述字線驅(qū)動(dòng)單元的輸出端與各字線一一對(duì)應(yīng)連接，接收各字線控制信號(hào)以控制各字線被選中或不被選中，當(dāng)被選中時(shí)對(duì)應(yīng)字線接地，當(dāng)未被選中時(shí)對(duì)應(yīng)字線連接讀不選擇字線電壓或?qū)懖贿x擇字線電壓；所述位線驅(qū)動(dòng)單元的輸出端連接所述位線，接收所述位線控制信號(hào)以控制所述位線被選中或不被選中，當(dāng)未被選中時(shí)所述位線連接讀不選擇位線電壓或?qū)懖贿x擇位線電壓。

更優(yōu)選地，所述字線驅(qū)動(dòng)單元包括第一NMOS管及第一PMOS管；所述第一NMOS管的源端接地、漏端連接字線、柵端與所述第一PMOS管的柵端相連；所述第一PMOS管的源端連接讀不選擇字線電壓或?qū)懖贿x擇字線電壓、漏端連接字線、柵端連接一字線控制信號(hào)。

更優(yōu)選地，所述位線驅(qū)動(dòng)單元包括第二NMOS管，所述第二NMOS管的源端連接讀不選擇位線電壓或?qū)懖贿x擇位線電壓、漏端連接所述位線、柵端連接所述位線控制信號(hào)的反信號(hào)。

優(yōu)選地，所述位線控制模塊包括第一與門、第二與門、傳輸門、反相器及第三NMOS管，所述第一與門的輸入端連接所述位線控制信號(hào)及寫信號(hào)、輸出端連接所述傳輸門的第一控制端，所述第一與門的輸出端還通過(guò)所述反相器連接所述傳輸門的第二控制端，所述傳輸門的兩端分別連接所述位線及寫位線，當(dāng)所述位線控制信號(hào)及所述寫信號(hào)均起效時(shí)所述傳輸門導(dǎo)通；所述第二與門的輸入端連接所述位線控制信號(hào)及讀信號(hào)、輸出端連接所述第三NMOS管的柵端，所述第三NMOS管的源端連接所述位線、漏端連接讀位線。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明還提供一種三維存儲(chǔ)器字線與位線電壓配置方法，所述三維存儲(chǔ)器字線與位線電壓配置方法至少包括：

在對(duì)三維存儲(chǔ)單元陣列進(jìn)行讀操作時(shí)，將所述三維存儲(chǔ)單元陣列中的所有位線置為讀不選擇位線電壓，將所述三維存儲(chǔ)單元陣列中的所有字線置為讀不選擇字線電壓；

待脈沖信號(hào)到來(lái)后，將要讀取的存儲(chǔ)單元所在的位線置為讀取電壓Vread，將要讀取的存儲(chǔ)單元所在的字線置為0V；

其中，所述讀不選擇位線電壓介于Vread/2與Vread之間；所述讀不選擇字線電壓介于Vread/2與Vread之間。

優(yōu)選地，所述讀取電壓高于存儲(chǔ)單元或選通管的閾值電壓。

優(yōu)選地，所述讀取電壓介于存儲(chǔ)單元的晶態(tài)閾值電壓和非晶態(tài)閾值電壓之間。

優(yōu)選地，所述讀不選擇字線電壓與所述讀不選擇位線電壓相等。

優(yōu)選地，所述三維存儲(chǔ)器字線與位線電壓配置方法還包括：

在對(duì)三維存儲(chǔ)單元陣列進(jìn)行擦寫操作時(shí)，將所述三維存儲(chǔ)單元陣列中的所有位線置為寫不選擇位線電壓，將所述三維存儲(chǔ)單元陣列中的所有字線置為寫不選擇字線電壓；

待脈沖信號(hào)到來(lái)后，將要擦寫的存儲(chǔ)單元所在的位線置為擦寫電壓Vwrite，將要擦寫的存儲(chǔ)單元所在的字線置為0V。

優(yōu)選地，所述三維存儲(chǔ)器字線與位線電壓配置方法還包括：

在對(duì)三維存儲(chǔ)單元陣列進(jìn)行擦寫操作時(shí)，將所述三維存儲(chǔ)單元陣列中的所有位線置為寫不選擇位線電壓，將所述三維存儲(chǔ)單元陣列中的所有字線置為寫不選擇字線電壓；

待脈沖信號(hào)到來(lái)后，將要擦寫的存儲(chǔ)單元所在的位線置為0V，將要擦寫的存儲(chǔ)單元所在的字線置為擦寫電壓Vwrite。

更優(yōu)選地，所述擦寫電壓Vwrite被設(shè)置為高于存儲(chǔ)單元或選通管的閾值電壓，且能使存儲(chǔ)單元發(fā)生狀態(tài)的變化。

更優(yōu)選地，所述寫不選擇位線電壓設(shè)置為Vwrite/2。

更優(yōu)選地，所述寫不選擇位線電壓設(shè)置為Vwrite/2。

如上所述，本發(fā)明的三維存儲(chǔ)器讀出電路及其字線與位線電壓配置方法，具有以下有益效果：

1、讀電流變小，讀功耗變低。被選中位線上的半選通存儲(chǔ)單元的寄生電容為影響讀電流瞬態(tài)最高值的主要因素，現(xiàn)有技術(shù)中，半選通存儲(chǔ)單元兩端電壓之差的變化量為V/2；本發(fā)明中，半選通存儲(chǔ)單元兩端電壓之差的變化量小于Vread/2。位線上的半選通存儲(chǔ)單元兩端電壓之差變小，其寄生電容要充的電荷變小，讀電流瞬態(tài)最高值減小。

2、讀出速度變快。位線上的半選通存儲(chǔ)單元兩端電壓之差變小，其寄生電容要充的電荷變小，讀電流瞬態(tài)最高值減低，讀電流可以更快的到達(dá)穩(wěn)定值，從而可以更快的得到正確的讀出結(jié)果。

3、無(wú)全陣列漏電。陣列中，除要操作的存儲(chǔ)單元和半選通存儲(chǔ)單元，還有大量未被選中的存儲(chǔ)單元，這些存儲(chǔ)單元被偏置在讀不選擇位線電壓和讀不選擇字線電壓之間，本發(fā)明中，這些存儲(chǔ)單元兩端電壓之差為零，不會(huì)產(chǎn)生漏電。

4、在讀操作中，讀取電壓Vread稍高于存儲(chǔ)單元或選通管閾值電壓，通過(guò)合理的選取讀不選擇位線電壓和讀不選擇字線電壓，即可使選中字線上未被選中的存儲(chǔ)單元保持半選通。

附圖說(shuō)明

圖1顯示為交叉堆疊結(jié)構(gòu)三維存儲(chǔ)器示意圖。

圖2顯示為現(xiàn)有技術(shù)中的三維存儲(chǔ)器字線電壓與位線電壓配置方法。

圖3顯示為采用現(xiàn)有技術(shù)的40nm 64Mb三維交叉堆疊型相變存儲(chǔ)器讀晶態(tài)單元仿真結(jié)果。

圖4顯示為采用現(xiàn)有技術(shù)的40nm 64Mb三維交叉堆疊型相變存儲(chǔ)器讀非晶態(tài)單元仿真結(jié)果。

圖5顯示為本發(fā)明的三維存儲(chǔ)器字線與位線電壓配置方法的一個(gè)實(shí)施例。

圖6顯示為采用本發(fā)明的三維存儲(chǔ)器讀出電路一個(gè)實(shí)施例。

圖7顯示為本發(fā)明的三維存儲(chǔ)器字線電壓與位線電壓字線與位線電壓配置方法應(yīng)用于40nm 64Mb相變存儲(chǔ)器芯片時(shí)，在讀取晶態(tài)單元時(shí)的仿真結(jié)果。

圖8顯示為本發(fā)明的三維存儲(chǔ)器字線電壓與位線電壓字線與位線電壓配置方法應(yīng)用于40nm 64Mb相變存儲(chǔ)器芯片時(shí)，在讀取非晶態(tài)單元時(shí)的仿真結(jié)果。

元件標(biāo)號(hào)說(shuō)明

101 第一列存儲(chǔ)單元

1011 非易失材料

1012 選通管

102 第二列存儲(chǔ)單元

1021 非易失材料

1022 選通管

111 第一字線譯碼單元

112 第二字線譯碼單元

121 第一字線驅(qū)動(dòng)單元

122 第二字線驅(qū)動(dòng)單元

13 位線驅(qū)動(dòng)單元

131 反相器

14 位線控制模塊

141 第一與門

142 第二與門

143 傳輸門

144 反相器

15 位線譯碼器

具體實(shí)施方式

以下通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的具體實(shí)施方式加以實(shí)施或應(yīng)用，本說(shuō)明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒(méi)有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。

請(qǐng)參閱圖5～圖8。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

如圖5所示，本發(fā)明提出一種三維存儲(chǔ)器字線與位線電壓配置方法，包括：

在第一時(shí)間段T0，三維存儲(chǔ)器進(jìn)入待命狀態(tài)，既不進(jìn)行寫操作也不進(jìn)行讀操作。此時(shí)三個(gè)外部信號(hào)——讀信號(hào)RE，寫信號(hào)WE，脈沖信號(hào)AE皆為0V。

在第二時(shí)間段T1，三維存儲(chǔ)器切換為讀模式。此時(shí)所述讀信號(hào)RE為電源電壓VDD，所述寫信號(hào)WE為0V。在所述讀信號(hào)RE升至VDD后，將要操作的三維存儲(chǔ)單元陣列中的所有位線置為讀不選擇位線電壓，所有字線置為讀不選擇字線電壓。當(dāng)所述脈沖信號(hào)AE到來(lái)后，三維存儲(chǔ)器對(duì)某一存儲(chǔ)單元進(jìn)行讀操作。此時(shí)，將要讀取的存儲(chǔ)單元所在的位線置為讀取電壓Vread；將要讀取的存儲(chǔ)單元所在的字線置為0V；其它字線和位線偏置電壓保持不變。

具體地，在本實(shí)施例中，所述讀取電壓Vread被設(shè)置為高于存儲(chǔ)單元或選通管的閾值電壓，且所述讀取電壓Vread介于存儲(chǔ)單元的晶態(tài)閾值電壓和非晶態(tài)閾值電壓之間。所述讀不選擇位線電壓介于Vread/2與Vread之間，所述讀不選擇字線電壓介于Vread/2與Vread之間，在本實(shí)施例中，所述讀不選擇位線電壓和所述讀不選擇字線電壓均設(shè)定為3Vread/5，以使得未被選中的存儲(chǔ)單元兩端的電壓差為0V，不產(chǎn)生漏電。

在第三時(shí)間段T2，三維存儲(chǔ)器進(jìn)入待命狀態(tài)。此時(shí)所述讀信號(hào)RE、所述寫信號(hào)WE及所述脈沖信號(hào)AE皆為0V。

在第四時(shí)間段T3，三維存儲(chǔ)器切換為寫模式。此時(shí)所述讀信號(hào)RE為0V，所述寫信號(hào)WE為電源電壓VDD。在所述寫信號(hào)WE升至VDD后，將要操作的三維存儲(chǔ)單元陣列中的所有位線置為寫不選擇位線電壓，所有字線置為寫不選擇字線電壓。當(dāng)所述脈沖信號(hào)AE到來(lái)后，三維存儲(chǔ)器對(duì)某一單元進(jìn)行寫操作。此時(shí)，若對(duì)存儲(chǔ)單元置為高阻態(tài)(擦)，則將要擦的存儲(chǔ)單元所在的位線設(shè)為擦寫電壓Vwrite；將要擦的存儲(chǔ)單元所在的字線置為0V；其它字線和位線偏置電壓保持不變。若對(duì)存儲(chǔ)單元置為低阻態(tài)(寫)，則將要寫的存儲(chǔ)單元所在的字線設(shè)為所述擦寫電壓Vwrite；將要寫的存儲(chǔ)單元所在的位線置為0V；其它字線和位線偏置電壓保持不變。

具體地，在本實(shí)施例中，所述擦寫電壓Vwrite被設(shè)置為高于存儲(chǔ)單元或選通管的閾值電壓，且能使存儲(chǔ)單元發(fā)生相態(tài)或狀態(tài)的變化；所述寫不選擇位線電壓和所述寫不選擇字線電壓為Vwrite/2。

在第五時(shí)間段T4，三維存儲(chǔ)器進(jìn)入待命狀態(tài)。此時(shí)所述讀信號(hào)RE，所述寫信號(hào)WE及所述脈沖信號(hào)AE皆為0V。

如圖6所示，本發(fā)明還提供一種所述三維存儲(chǔ)器字線與位線電壓配置方法的三維存儲(chǔ)器讀出電路，包括：

三維存儲(chǔ)單元陣列、配置模塊、位線控制模塊14及位線譯碼器15。

如圖6所示，所述三維存儲(chǔ)單元陣列至少包括連接于同一位線的上下兩列存儲(chǔ)單元，其中，第一列存儲(chǔ)單元101中的非易失材料1011與第二列存儲(chǔ)單元102中的選通管1022連接同一位線，所述第一列存儲(chǔ)單元101中的選通管1012與所述第二列存儲(chǔ)單元102中的非易失材料1021分別連接一字線。

具體地，在圖6中，僅顯示同一位線上的兩列存儲(chǔ)單元。在本實(shí)施例中，所述第一列存儲(chǔ)單元101位于上層，所述第二列存儲(chǔ)單元102位于下層，所述第一列存儲(chǔ)單元101與所述第二列存儲(chǔ)單元102也可互換位置，不以本實(shí)施例為限。在本實(shí)施例中，所述第一列存儲(chǔ)單元101及所述第二列存儲(chǔ)單元102均包括1024個(gè)存儲(chǔ)單元(圖6中均只顯示一個(gè))。其中，所述第一列存儲(chǔ)單元101中各存儲(chǔ)單元包括非易失材料1011和選通管1012，各存儲(chǔ)單元中的非易失材料1011連接同一位線BL，各存儲(chǔ)單元中的選通管1012分別連接一字線WL，在本實(shí)施例中，所述第一列存儲(chǔ)單元101中的各存儲(chǔ)單元對(duì)應(yīng)1024根字線。所述第二列存儲(chǔ)單元102中各存儲(chǔ)單元包括非易失材料1021和選通管1022，各存儲(chǔ)單元中的選通管1022連接所述位線BL，各存儲(chǔ)單元中的非易失材料1021分別連接一字線WL，在本實(shí)施例中，所述第二列存儲(chǔ)單元102中的各存儲(chǔ)單元同樣對(duì)應(yīng)1024根字線。

如圖6所示，所述配置模塊連接所述位線BL及各字線WL，用于在所述三維存儲(chǔ)單元陣列進(jìn)行讀出和擦寫操作時(shí)對(duì)位線BL及各字線WL分別進(jìn)行電壓配置，使得所述位線上半選通的存儲(chǔ)單元兩端的電壓之差小于讀取電壓Vread的一半。

具體地，如圖6所示，所述配置模塊包括第一字線譯碼單元111、第一字線驅(qū)動(dòng)單元121、第二字線譯碼單元112、第二字線驅(qū)動(dòng)單元122及位線驅(qū)動(dòng)單元13。

更具體地，如圖6所示，所述第一字線譯碼單元111接收地址信號(hào)Address和脈沖信號(hào)AE，對(duì)所述地址信號(hào)Address進(jìn)行譯碼后輸出多路字線控制信號(hào)，在本實(shí)施例中，所述第一字線譯碼單元111輸出的字線控制信號(hào)的數(shù)量為1024。

更具體地，如圖6所示，所述第一字線驅(qū)動(dòng)單元121的輸出端與所述第一列存儲(chǔ)單元101連接的1024根字線一一對(duì)應(yīng)連接，并接收所述第一字線譯碼單元111輸出的1024個(gè)字線控制信號(hào)以控制與所述第一列存儲(chǔ)單元101連接的各字線被選中或不被選中。所述第一字線驅(qū)動(dòng)單元121包括第一NMOS管NM1及第一PMOS管PM1；所述第一NMOS管NM1的源端接地、漏端連接字線WL、柵端與所述第一PMOS管PM1的柵端相連；所述第一PMOS管PM1的源端連接讀不選擇字線電壓RDESWL或?qū)懖贿x擇字線電壓WDESWL、漏端連接字線WL、柵端連接一字線控制信號(hào)。當(dāng)被選中時(shí)，所述第一NMOS管NM1導(dǎo)通，所述第一PMOS管PM1關(guān)斷，對(duì)應(yīng)字線接地；當(dāng)未被選中時(shí)，所述第一NMOS管NM1關(guān)斷，所述第一PMOS管PM1導(dǎo)通，對(duì)應(yīng)字線連接所述讀不選擇字線電壓RDESWL或所述寫不選擇字線電壓WDESWL。

更具體地，如圖6所示，所述第二字線譯碼單元112及所述第二字線驅(qū)動(dòng)單元122的作用與所述第一字線譯碼單元111及所述第一字線驅(qū)動(dòng)單元121相同，連接關(guān)系對(duì)應(yīng)到下層的所述第二列存儲(chǔ)單元102，具體結(jié)構(gòu)及作用在此不一一贅述。

更具體地，如圖6所示，所述位線驅(qū)動(dòng)單元13的輸出端連接所述位線BL，接收所述位線控制信號(hào)以控制所述位線被選中或不被選中。所述位線驅(qū)動(dòng)單元13包括第二NMOS管NM2，所述第二NMOS管NM2的源端連接讀不選擇位線電壓RDESBL或?qū)懖贿x擇位線電壓WDESBL、漏端連接所述位線BL、柵端連接位線控制信號(hào)的反信號(hào)(在本實(shí)施例中，所述位線控制信號(hào)由所述位線譯碼器15產(chǎn)生，并經(jīng)過(guò)反相器131得到反信號(hào))。當(dāng)未被選中時(shí)，所述第二NMOS管NM2導(dǎo)通，所述位線BL連接所述讀不選擇位線電壓RDESBL或所述寫不選擇位線電壓WDESBL；當(dāng)被選中時(shí)，所述第二NMOS管NM2關(guān)斷。

如圖6所示，所述位線控制模塊14連接于所述位線BL，接收所述位線控制信號(hào)，用于控制所述位線BL上的存儲(chǔ)單元進(jìn)行讀出或擦寫操作。

具體地，如圖6所示，所述位線控制模塊14包括第一與門141、第二與門142、傳輸門143、反相器144及第三NMOS管NM3。所述第一與門141的輸入端連接所述位線控制信號(hào)及寫信號(hào)WE、輸出端連接所述傳輸門143的第一控制端，所述第一與門141的輸出端還通過(guò)反相器144連接所述傳輸門143的第二控制端，所述傳輸門143的兩端分別連接所述位線BL及寫位線GBL，當(dāng)所述位線控制信號(hào)及所述寫信號(hào)WE均起效時(shí)所述傳輸門143導(dǎo)通；所述第二與門142的輸入端連接所述位線控制信號(hào)及讀信號(hào)RE、輸出端連接所述第三NMOS管NM3的柵端，所述第三NMOS管NM3的源端連接所述位線BL、漏端連接讀位線RBL，當(dāng)所述位線控制信號(hào)及所述讀信號(hào)RE均起效時(shí)所述第三NMOS管NM3導(dǎo)通。

更具體地，在本實(shí)施例中，在讀操作時(shí)，所述讀不選擇位線電壓RDESBL和讀不選擇字線電壓RDESWL提供3Vread/5的電壓；寫操作時(shí)，寫不選擇位線電壓WDESBL和寫不選擇字線電壓WDESWL提供Vwrite/2的電壓。

如圖7～圖8所示，為本發(fā)明的三維存儲(chǔ)器字線與位線電壓配置方法應(yīng)用于相變存儲(chǔ)器時(shí)的仿真結(jié)果。該芯片采用40nm工藝，容量為64Mbit，采用交叉堆疊的三維存儲(chǔ)結(jié)構(gòu)。芯片有兩層存儲(chǔ)單元，兩層字線，一層位線。圖7為讀晶態(tài)單元的仿真結(jié)果，圖8為讀非晶態(tài)單元的仿真結(jié)果。其中EN為使能信號(hào)，DO為讀出信號(hào)，讀電流瞬態(tài)最高值分別為120.5μA和92.54μA。芯片的隨機(jī)讀取時(shí)間為35.81ns。本發(fā)明的三維存儲(chǔ)器讀出電路及其字線與位線電壓配置方法可降低讀電流瞬態(tài)最高值，并提高讀取速度。

如上所述，本發(fā)明的三維存儲(chǔ)器讀出電路及其字線與位線電壓配置方法，具有以下有益效果：

1、讀電流變小，讀功耗變低。

2、讀出速度變快。

3、無(wú)全陣列漏電。

4、選中字線上未被選中的存儲(chǔ)單元保持半選通。

綜上所述，本發(fā)明提供一種三維存儲(chǔ)器讀出電路及其字線與位線電壓配置方法，包括：在對(duì)三維存儲(chǔ)單元陣列進(jìn)行讀操作時(shí)，通過(guò)配置模塊將所述三維存儲(chǔ)單元陣列中的所有位線置為讀不選擇位線電壓，將所述三維存儲(chǔ)單元陣列中的所有字線置為讀不選擇字線電壓；待脈沖信號(hào)到來(lái)后，將要讀取的存儲(chǔ)單元所在的位線置為讀取電壓Vread，將要讀取的存儲(chǔ)單元所在的字線置為0V；其中，所述讀不選擇位線電壓介于Vread/2與Vread之間；所述讀不選擇字線電壓介于Vread/2與Vread之間。本發(fā)明降低了位線上半選通單元兩端的電壓，三維存儲(chǔ)器芯片在讀操作時(shí)功耗變低、速度變快、無(wú)全陣列漏電、選中字線上未被選中的存儲(chǔ)單元保持半選通。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。

上述實(shí)施例僅例示性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。