以對(duì)字線的順序選擇對(duì)3d非易失性存儲(chǔ)器進(jìn)行擦除的制作方法
【技術(shù)領(lǐng)域】
[0001] 本申請(qǐng)要求2012年8月13日由Costa等提交的題為"EraseFor3D Non-VolatileMemoryWithSequentialSelectionOfWordLines"的美國(guó)臨時(shí)專利申請(qǐng) 第61/682, 600號(hào)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過引用并入本文中。
【背景技術(shù)】
[0002] 本發(fā)明涉及用于擦除3D非易失性存儲(chǔ)設(shè)備中的存儲(chǔ)單元的技術(shù)。
[0003] 近來，已經(jīng)提出了使用有時(shí)被稱為位成本可擴(kuò)展（BiCS)架構(gòu)的3D堆疊式存儲(chǔ)結(jié) 構(gòu)的超高密度存儲(chǔ)設(shè)備。例如，3DNAND堆疊式存儲(chǔ)設(shè)備可以由交替的導(dǎo)電層和介電層的 陣列形成。在這些層中鉆有存儲(chǔ)空穴以同時(shí)限定很多存儲(chǔ)層。然后通過使用適當(dāng)?shù)牟牧咸?充存儲(chǔ)空穴來形成NAND串。直的NAND串在一個(gè)存儲(chǔ)空穴中延伸，而管狀或U形NAND串 (P-BiCS)包括一對(duì)存儲(chǔ)單元的豎直列，所述豎直列在兩個(gè)存儲(chǔ)空穴中延伸并且通過底部背 柵而被接合。存儲(chǔ)單元的控制柵極由導(dǎo)電層提供。
【附圖說明】
[0004] 在不同的附圖中，具有相似附圖標(biāo)記的元件指代公共部件。
[0005] 圖1A是3D堆疊式非易失性存儲(chǔ)設(shè)備的立體圖。
[0006] 圖1B是圖1A的3D堆疊式非易失性存儲(chǔ)設(shè)備100的功能框圖。
[0007] 圖2A描繪了塊200的U形NAND實(shí)施方式的頂視圖，作為圖1A中的BLK0的示例 實(shí)現(xiàn)方式，其示出了示例S⑶線子集S⑶L-SB0和S⑶L-SB1。
[0008] 圖2B描繪了圖2A的塊200，其示出了示例字線子集WL3D-SB和WL3S-SB以及示例 位線子集BL-SB0和BL-SB1。
[0009] 圖2C描繪了圖2A的塊200的部分210沿線220的橫截面圖。
[0010] 圖3A描繪了圖2C的列C0的區(qū)域236的特寫圖，其示出了漏極側(cè)選擇柵極SGD0 和存儲(chǔ)單元MC303。
[0011] 圖3B描繪了圖3A的列C0的橫截面圖。
[0012] 圖4A描繪了圖1A的塊BLK0的直的NAND串實(shí)施方式480的頂視圖，其示出了示 例S⑶線子集S⑶L-SB0A和S⑶L-SB1A以及示例位線子集。
[0013] 圖4B描繪了圖4A的塊BLK0,其示出了示例WL線子集WL3-SB以及示例位線子集 BL-SB0A和BL-SB1A。
[0014] 圖4C描繪了圖4A的塊480的部分488沿線486的橫截面圖。
[0015] 圖5A描繪了示例擦除處理的流程圖。
[0016] 圖5B描繪了在圖5A的步驟504中可以使用的示例擦除處理的流程圖。
[0017] 圖6A描繪了一個(gè)示例擦除操作的深度擦除狀態(tài)、最終擦除狀態(tài)和較高數(shù)據(jù)狀態(tài) 的閾值電壓分布。
[0018] 圖6B描繪了另一示例擦除操作的軟件擦除狀態(tài)和較高數(shù)據(jù)狀態(tài)的閾值電壓分 布。
[0019] 圖6C描繪了擦除操作中的一系列擦除脈沖和驗(yàn)證脈沖，其中Verase在連續(xù)的擦 除驗(yàn)證迭代中升高。
[0020] 圖7A至圖7F描繪了在擦除操作的擦除驗(yàn)證迭代的擦除部分期間的示例電壓。
[0021] 圖7A描繪了對(duì)于雙側(cè)擦除中的位線和源極線或者對(duì)于單側(cè)擦除中的源極線的示 例電壓。
[0022] 圖7B描繪了對(duì)于雙側(cè)擦除中的SGD晶體管和SGS晶體管或者對(duì)于單側(cè)擦除中的 SGD晶體管的示例電壓。
[0023] 圖7C描繪了對(duì)于距NAND串的受驅(qū)端最近的控制柵極的示例控制柵極電壓。
[0024] 圖7D描繪了對(duì)于距NAND串的受驅(qū)端最遠(yuǎn)的控制柵極的示例控制柵極電壓。
[0025] 圖7E描繪了與圖7C-致的溝道區(qū)域中的溝道電壓712以及與圖7D-致的溝道 區(qū)域中的溝道電壓714。
[0026] 圖7F描繪了基于從圖7E的波形712中減去圖7C中的波形708的溝道區(qū)域中的 隧穿電壓716,以及基于從圖7E的波形714中減去圖7D中的波形710的溝道區(qū)域中的隧穿 電壓718。
[0027] 圖8A至圖8C描繪了在擦除操作的擦除驗(yàn)證迭代的驗(yàn)證部分中的電壓。
[0028] 圖8A描繪了位線電壓800。
[0029] 圖8B描繪了SGS晶體管和S⑶晶體管電壓802。
[0030] 圖8C描繪了未選中的字線電壓804和選中的字線電壓806。
[0031]圖9A描繪了針對(duì)雙側(cè)擦除的根據(jù)存儲(chǔ)元件的位置的擦除周期的開始時(shí)間的延 遲。
[0032]圖9B描繪了針對(duì)雙側(cè)擦除的根據(jù)存儲(chǔ)元件的位置的擦除周期的持續(xù)時(shí)間。
[0033]圖9C描繪了針對(duì)單側(cè)擦除的根據(jù)存儲(chǔ)元件的位置的擦除周期的開始時(shí)間的延 遲。
[0034]圖9D描繪了針對(duì)單側(cè)擦除的根據(jù)存儲(chǔ)元件的位置的擦除周期的持續(xù)時(shí)間。
[0035]圖10A描繪了使用與選擇字線擦除和全部字線擦除相比的順序字線擦除獲得的 均勻擦除深度。
[0036] 圖10B描繪了與圖10A中的條形圖的集合1006 -致的使用與選擇字線擦除和全 部字線擦除相比的順序字線擦除獲得的變狹窄的Vth分布。
[0037] 圖11A描繪了在雙側(cè)擦除期間在U形NAND中的空穴和電子的移動(dòng)。
[0038] 圖11B描繪了在單側(cè)擦除期間在U形NAND中的空穴和電子的移動(dòng)。
【具體實(shí)施方式】
[0039] 可以以多個(gè)塊布置3D堆疊式非易失性存儲(chǔ)設(shè)備，其中通常一次對(duì)一個(gè)塊執(zhí)行擦 除操作。擦除操作可以包括多個(gè)擦除驗(yàn)證迭代，多個(gè)擦除驗(yàn)證迭代被執(zhí)行直到對(duì)于所述 塊而言驗(yàn)證條件滿足為止（在該點(diǎn)處擦除操作結(jié)束）。在一種方法中，存儲(chǔ)設(shè)備包括NAND 串，該NAND串在一端具有漏極側(cè)選擇柵極（SGD)晶體管以及在另一端具有源極側(cè)選擇柵極 (SGS)晶體管。選擇柵極晶體管在擦除操作中起重要作用，這是因?yàn)樗鼈冇糜谏捎靡栽诤?理的時(shí)間幀內(nèi)對(duì)NAND串的浮體進(jìn)行充電的足夠量的柵極感應(yīng)漏極泄漏（GIDL)電流。GIDL 與選擇柵極晶體管的漏極柵極電壓（Vdg)成比例地增加。然而，在擦除操作期間遇到各種 挑戰(zhàn)。
[0040] 存儲(chǔ)設(shè)備中的擦除速度受充電時(shí)間顯著影響，充電時(shí)間又受溝道電勢(shì)、隧穿速度 與GIDL電流之間的復(fù)雜交互的影響。例如，由于在串的端處的選擇柵極處生成GIDL，所以 預(yù)計(jì)更靠近串的端的溝道的區(qū)域充電更快。此外，在隧穿開始時(shí)會(huì)發(fā)生沿溝道的電壓降落。 在隧穿期間，空穴從溝道穿過隧穿層并且行進(jìn)至存儲(chǔ)元件的電荷捕獲層。在那里空穴與電 子重新結(jié)合以減少電荷捕獲層中的電荷，從而擦除存儲(chǔ)元件。更復(fù)雜的是，在其中形成溝道 的存儲(chǔ)空穴通常具有由于加工過程導(dǎo)致底部比頂部直徑更小的圓柱形形狀。
[0041] 針對(duì)塊和子塊擦除提出了字線順序選擇技術(shù)，其可以例如通過使擦除分布變狹窄 來改進(jìn)擦除性能。一方面，按順序、一個(gè)接一個(gè)地啟動(dòng)對(duì)串中的存儲(chǔ)元件的擦除，以使得以 相應(yīng)的變化的擦除周期來擦除存儲(chǔ)元件。例如，對(duì)于距串的受驅(qū)端更近的存儲(chǔ)元件與對(duì)于 距串的受驅(qū)端更遠(yuǎn)的存儲(chǔ)元件相比可以更快地啟動(dòng)擦除。這為沿串的溝道的不同區(qū)域充電 至公共預(yù)充電電平提供了足夠的時(shí)間。對(duì)于距串的受驅(qū)端越來越遠(yuǎn)的存儲(chǔ)元件，可以通過 增加更小的增量來增加開始時(shí)間。
[0042] 另一方面，使用不同的擦除周期，以使得對(duì)于距串的受驅(qū)端更近的存儲(chǔ)元件與對(duì) 于距串的受驅(qū)端更遠(yuǎn)的存儲(chǔ)元件相比，擦除周期更短。也可以結(jié)合這兩方面。各種其他方 面會(huì)由于以下論述而變得明顯。字線順序選擇技術(shù)的性能優(yōu)于諸如選擇字線擦除（在選擇 字線擦除中，一次擦除一個(gè)字線）和全部字線擦除（在全部字線擦除中，以同一擦除周期擦 除全部字線）的其他擦除技術(shù)。
[0043]擦除技術(shù)可以用于擦除存儲(chǔ)元件的整個(gè)塊或者擦除在存儲(chǔ)元件的集合中的存儲(chǔ) 元件的一個(gè)或更多個(gè)子集。例如，子集可以是與公共位線、公共SGD線或公共字線關(guān)聯(lián)的存 儲(chǔ)元件的組?？梢栽谄錆M足驗(yàn)證條件（例如具有不大于最大容許量的失敗位）時(shí)對(duì)每個(gè)子 集進(jìn)行抑制。失敗位可以是在給定擦除驗(yàn)證迭代中未通過驗(yàn)證測(cè)試的存儲(chǔ)元件，例如，其 Vth未低于Vv_erase的存儲(chǔ)單元。
[0044]優(yōu)點(diǎn)包括變緊密的擦除分布、提高的擦除速度以及改進(jìn)的溝道電勢(shì)升壓，并且提 高了選擇柵極晶體管（選擇器件）的可靠性。
[0045] 圖1A是3D堆疊式非易失性存儲(chǔ)設(shè)備的立體圖。存儲(chǔ)設(shè)備100包括襯底101。襯 底上是存儲(chǔ)單元的示例塊BLK0和BLK1以及具有用于由塊來使用的電路的外圍區(qū)域104。 襯底101還可以承載所述塊下的電路以及沿導(dǎo)電路徑被圖案化以承載電路的信號(hào)的一個(gè) 或更多個(gè)下部金屬層。所述塊形成在存儲(chǔ)設(shè)備的中間區(qū)域102中。在存儲(chǔ)設(shè)備的上部區(qū)域 103中，一個(gè)或更多個(gè)上部金屬層沿導(dǎo)電路徑被圖案化以承載電路的信號(hào)。每個(gè)塊包括存儲(chǔ) 單元的堆疊區(qū)，其中堆疊的交替電平表示字線。在一種可能的方法中，每個(gè)塊具有相對(duì)的分 層的側(cè)面，豎直觸點(diǎn)從所述側(cè)面向上延伸至上部金屬層以形成至導(dǎo)電路徑的連接。盡管以 兩個(gè)塊為例進(jìn)行描述，但是可以使用沿x方向和/或y方向延伸的附加塊。
[0046] 在一種可能的方法中，平面沿x方向的長(zhǎng)度表示至字線的信號(hào)路徑在所述一個(gè)或 更多個(gè)上部金屬層中延伸的方向（字線方向或SGD線方向），平面沿y方向的寬度表示至位 線的信號(hào)路徑在所述一個(gè)或更多個(gè)上部金屬層中延伸的方向（位線方向）。z方向表示存 儲(chǔ)設(shè)備的高度。
[0047] 圖1B是圖1A的3D堆疊式非易失性存儲(chǔ)設(shè)備100的功能框圖。存儲(chǔ)設(shè)備100可 以包括一個(gè)或更多個(gè)存儲(chǔ)器管芯108。存儲(chǔ)器管芯108包括存儲(chǔ)元件的3D(三維）存儲(chǔ)器 陣列126,該存儲(chǔ)器陣列126例如包括塊BLK0和BLK1、控制電路110以及讀/寫電路128。 存儲(chǔ)器陣列126通過字線經(jīng)由行解碼器124以及通過位線經(jīng)由列解碼器132可尋址。讀/ 寫電路128包括多個(gè)感測(cè)塊130 (感測(cè)電路），并且使得能夠?qū)σ豁摯鎯?chǔ)元件并行地讀取或 編程。通常，控制器122與所述一個(gè)或更多個(gè)存儲(chǔ)器管芯108包括在同一存儲(chǔ)設(shè)備100 (例 如，可移除存儲(chǔ)卡）中。命令和數(shù)據(jù)經(jīng)由線路120在主機(jī)與控制器122之間以及經(jīng)由線路 118在控制器與所述一個(gè)或更多個(gè)存儲(chǔ)器管芯108之間傳輸。
[0048] 控制電路110與讀/寫電路128配合以對(duì)存儲(chǔ)器陣列126執(zhí)行存儲(chǔ)操作，并且控 制電路110包括狀態(tài)機(jī)112、片上地址解碼器114以及電力控制模塊116。狀態(tài)機(jī)112提供 對(duì)存儲(chǔ)操作的芯片級(jí)控制。片上地址解碼器114提供由主機(jī)或存儲(chǔ)控制器使用的地址與由 解碼器124和132使用的硬件地址之間的地址接口。電力控制模塊116控制在存儲(chǔ)操作期 間被供應(yīng)至字線和位線的電力和電壓。電力控制模塊116可以包括用于字線層和字線層部 分的驅(qū)動(dòng)器、漏極側(cè)和源極側(cè)選擇柵極驅(qū)動(dòng)器（例如，稱為存儲(chǔ)單元的串（例如NAND串） 的漏極側(cè)和源極側(cè)或端）以及源極線。在一種方法中，感測(cè)塊130可以包括位線驅(qū)動(dòng)器。
[0049] 在一些實(shí)現(xiàn)方式中，可以將部件中的一些部件進(jìn)行組合。在各種設(shè)計(jì)中，可以將除 存儲(chǔ)器陣列126之外的部件中的一個(gè)或更多個(gè)部件（單獨(dú)地或組合地）