一種基于分級(jí)位線結(jié)構(gòu)的sram半選干擾消除結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001 ]本發(fā)明涉及半導(dǎo)體集成電路技術(shù)領(lǐng)域，具體涉及一種SRAM(Static RandomAccess Memory，靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)半選干擾消除結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著科技的發(fā)展和生活方式的轉(zhuǎn)變，人們對(duì)于植入式生物芯片以及可穿戴裝置等在內(nèi)的健康輔助設(shè)備的需求越來(lái)越高。這些設(shè)備大都由電池供電，為延長(zhǎng)其使用壽命，要求內(nèi)部存儲(chǔ)器SRAM能夠以較低的功耗運(yùn)行。但是，由于存儲(chǔ)陣列多采用交織準(zhǔn)則排布，SRAM工作時(shí)會(huì)產(chǎn)生嚴(yán)重的半選干擾問(wèn)題。如圖1所示，讀寫操作時(shí)，未選中單元受位線預(yù)充電平干擾，存儲(chǔ)節(jié)點(diǎn)Q電壓抬升，不僅導(dǎo)致了嚴(yán)重的短路功耗消耗，也使得單元魯棒性大幅降低，數(shù)據(jù)難以正常維持。針對(duì)此，科研人員從不同角度進(jìn)行研究，以試圖解決這一問(wèn)題。
[0003]在文獻(xiàn)“FujiwaraH,Yabuuchi M1Morimoto M,et al.A 20nm 0.6 V 2.ΙμΨ/ΜΗζ128kb SRAM with no half select issue by interleave wordline and hierarchicalbitline scheme[C]//VLSI Circuits(VLSIC),2013 Symposium on.1EEE,2013: Cl18-C119.”中，作者通過(guò)不同的譯碼電路來(lái)控制不同字單元的讀寫，從而使得未選中的字單元讀寫時(shí)其存取管完全關(guān)斷，以達(dá)到消除半選干擾的目的，但若列數(shù)較多，一行中存在多個(gè)字時(shí)，則所需的譯碼及字線驅(qū)動(dòng)電路將會(huì)十分龐大，由此將會(huì)帶來(lái)嚴(yán)重的面積和功耗開銷。
[0004]而文南犬“Honda K1Miyaji K,Tanakamaru S,et al.Eliminat1n of half selectdisturb in 8T-SRAM by local injected electron asymmetric pass gate transistor[C]//Custom Integrated Circuits Conference(CICC),2010 IEEE.1EEE,2010:1-4.”中，作者通過(guò)局部電子注入技術(shù)，以人工修調(diào)的方式增加存儲(chǔ)單元中寫傳輸管的閾值電壓，從而減小了工作時(shí)SRAM的半選靜態(tài)電流，半選干擾對(duì)電路功耗和魯棒性的影響得以降低。但是由于傳輸管閾值增加，器件的讀寫速度都受影響，若修調(diào)技術(shù)準(zhǔn)確度控制不好的話，很有可能造成讀寫失敗。而且，文章也僅針對(duì)寫操作時(shí)的半選問(wèn)題進(jìn)行了優(yōu)化，并未涉及讀半選問(wèn)題。
[0005]如上所述，盡管研究人員從不同角度提出了多種新穎的解決方案，但大都不理想，半選問(wèn)題仍然懸而未決，至今仍嚴(yán)重影響著SRAM電路的功耗和魯棒性。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種基于分級(jí)位線結(jié)構(gòu)的SRAM半選干擾消除結(jié)構(gòu)，以解決上述技術(shù)問(wèn)題。本發(fā)明在分級(jí)位線結(jié)構(gòu)的基礎(chǔ)上，通過(guò)局部位線懸浮以及虛擬地線控制技術(shù)的結(jié)合，不僅大幅提升了 SRAM的魯棒性，也顯著減小了由于半選干擾而導(dǎo)致的系統(tǒng)功耗的消耗。
[0007]為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0008]—種基于分級(jí)位線結(jié)構(gòu)的SRAM半選干擾消除結(jié)構(gòu)，包括存儲(chǔ)陣列；所述存儲(chǔ)陣列為分級(jí)位線結(jié)構(gòu)，將每列單元?jiǎng)澐殖扇舾蓚€(gè)子模塊;存儲(chǔ)陣列中的存儲(chǔ)單元采用ST-SRAi^g構(gòu)，具有單獨(dú)的讀支路;子模塊中各存儲(chǔ)單元的讀操作支路的地線單獨(dú)引出，通過(guò)地線控制開關(guān)統(tǒng)一接入實(shí)際地線，并由子模塊對(duì)應(yīng)列的列選信號(hào)Col〈i>控制各地線控制開關(guān)的導(dǎo)通狀態(tài)。
[0009]進(jìn)一步的，讀操作時(shí):對(duì)于非選中列，列選信號(hào)Col〈i>為低電平，盡管存儲(chǔ)單元處于激活態(tài)，其讀支路地線因地線控制開關(guān)的關(guān)斷而進(jìn)入懸浮態(tài)，位線無(wú)法放電，短路放電路徑被完全切斷，整個(gè)讀周期內(nèi)不會(huì)因半選干擾而產(chǎn)生靜態(tài)功耗。
[0010]進(jìn)一步的，子模塊的存儲(chǔ)單元的個(gè)數(shù)為8-64。
[0011]進(jìn)一步的，子模塊中還包括局部靈敏放大器LSA;局部靈敏放大器LSA的正/反輸出端通過(guò)兩個(gè)輸出緩沖器連接子模塊的局部位線，局部靈敏放大器LSA的正/反輸入端通過(guò)兩個(gè)傳輸門連接全局位線。
[0012]進(jìn)一步的，輸出緩沖器包括反相器鏈、末級(jí)反相器、預(yù)充P管、控制開關(guān)和PC2MOS反相器；預(yù)充P管連接反相器鏈的輸入端，反相器鏈的輸出端連接末級(jí)反相器的輸入端和PC2MOS反相器的輸入端，末級(jí)反相器的輸出端通過(guò)控制開關(guān)連接局部位線，PC2MOS反相器的輸出端連接局部位線;控制開關(guān)由讀寫控制信號(hào)WEN控制，WEN為高電平時(shí)，SRAM進(jìn)入寫操作；預(yù)充P管的局部靈敏放大器的使能信號(hào)為L(zhǎng)sEN，LsEN受列選信號(hào)和寫字線信號(hào)共同控制，對(duì)于非選中列，LsEN始終保持低電平;PC2MOS反相器的控制信號(hào)CTL由列選信號(hào)Col〈i>生成，存儲(chǔ)列非選中時(shí)，CTL為高電平。
[0013]進(jìn)一步的，SRAM寫操作時(shí)，對(duì)于非選中列單元，其所在子模塊中，控制信號(hào)LsEN和CTL分別保持低電平和高電平，隨著使能信號(hào)WEN跳變?yōu)楦唠娖剑敵鼍彌_器兩路預(yù)充通路均斷開，局部位線實(shí)質(zhì)處于懸浮態(tài)，短路靜態(tài)放電路徑被消除;對(duì)于選中列單元，CTL為低電平，寫操作時(shí)，信號(hào)WEN和LsEN均跳變?yōu)楦唠娖?，預(yù)充截止，數(shù)據(jù)通過(guò)PC2MOS反相器傳遞至局部位線。
[0014]進(jìn)一步的，還包括:
[0015]行/列譯碼器:對(duì)行/列地址信號(hào)進(jìn)行譯碼；
[0016]時(shí)序電路1:結(jié)構(gòu)與實(shí)際存儲(chǔ)列完全相同，用于模擬位線的充放電過(guò)程；
[0017]時(shí)序電路2:根據(jù)時(shí)序電路I中虛擬位線的充放電情況，產(chǎn)生字線控制信號(hào)，從而在位線電平低于參考電平時(shí)關(guān)斷字線，節(jié)省功耗；
[0018]時(shí)序電路3:根據(jù)時(shí)序電路2中控制信號(hào)和行譯碼器的輸出結(jié)果，生成最終供實(shí)際陣列使用的字線信號(hào)；
[0019]預(yù)充電路:用于確保未選中列位線預(yù)充至高電平；
[0020]讀寫輔助電路:由數(shù)據(jù)傳輸模塊和靈敏放大器組成，寫操作時(shí)，將輸入數(shù)據(jù)傳輸至選中列位線，而讀操作時(shí)，則將位線數(shù)據(jù)傳輸至靈敏放大器，以讀出數(shù)據(jù)，靈敏放大器控制信號(hào)sEN由時(shí)序電路2給出。
[0021]相對(duì)于現(xiàn)有技術(shù)，本發(fā)明一種基于分級(jí)位線結(jié)構(gòu)的半選干擾消除結(jié)構(gòu)帶來(lái)的有益技術(shù)效果是:通過(guò)虛擬地線控制，切斷了讀操作時(shí)未選中列單元其位線放電通路，從而完全消除了由于半選干擾而導(dǎo)致的靜態(tài)功耗消耗;而通過(guò)局部位線懸浮技術(shù)的采用，則在寫操作時(shí)迫使未選中列局部位線浮空，從而消除了短路放電路徑，并且有效地減小了局部位線對(duì)半選單元的干擾，使得單元魯棒性提升，噪聲容限增大。
[0022]對(duì)比已有技術(shù)，本發(fā)明的主要優(yōu)勢(shì)是:與分級(jí)位線結(jié)構(gòu)兼容，在實(shí)現(xiàn)半選干擾消除的同時(shí)，可明顯優(yōu)化SRAM系統(tǒng)的功耗和延遲;僅需加入少數(shù)控制邏輯模塊，即可消除半選干擾對(duì)未選中單元的影響，占用面積較小;存儲(chǔ)單元仍能按照交錯(cuò)形式排布，系統(tǒng)軟錯(cuò)誤率減小;針對(duì)讀寫操作分別優(yōu)化，效果較好。
【附圖說(shuō)明】
[0023]下面結(jié)合附圖和發(fā)明人給出的實(shí)施實(shí)例，對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。
[0024]圖1為SRAM半選干擾示意圖；
[0025]圖2為本發(fā)明的虛擬地線控制方案的示意圖；
[0026]圖為本發(fā)明的局部位線懸浮技術(shù)的示意圖；
[0027]圖4為根據(jù)本發(fā)明的實(shí)施例的整體電路結(jié)構(gòu)圖；
[0028]圖5為基于并行三態(tài)緩沖器的局部位線懸浮技術(shù)的具體實(shí)現(xiàn)示意圖。
【具體實(shí)施方式】
[0029]本發(fā)明一種基于分級(jí)位線結(jié)構(gòu)的SRAM半選消除結(jié)構(gòu)，采用局部位線懸浮和虛擬地線控制技術(shù)的結(jié)合;本發(fā)明采用8T-SRAM單元，并根據(jù)SRA