本發(fā)明涉及一種具有金屬柵極(metal gate)的半導體元件及其制作方法，尤其是涉及一種具有金屬柵極的半導體元件組合及其制作方法。

背景技術：

隨著電子裝置尺寸的持續(xù)縮小，電子裝置上的集成電路以及用以構成集成電路的特征圖案尺寸及其間的細微間距也隨之縮小，且集成電路本身益加的復雜化。

場效晶體管(field effect transistor，以下簡稱為FET)元件常作為集成電路的基本組成元件之一，而FET元件本身的操作參數(shù)，例如漏極與源極之間的擊穿電壓(drain-source breakdown voltage，BVds)、漏極與源極間的導通電阻(drain-source on resistance，RDson)、與柵極的臨界電壓(threshold voltage，Vt)等，影響著FET元件本身的運作與表現(xiàn)。另外，如前所述，隨著集成電路復雜度的增加，一集成電路內，可能包含有多種具有不同臨界電壓或不同擊穿電壓的FET元件，使單一集成電路達到多功能的目的。

更重要的是，除了復雜度的提升之外，集成電路更面臨高性能等要求。因此，如何制作符合上述要求的復雜集成電路，一直是業(yè)界努力的范疇。

技術實現(xiàn)要素：

本發(fā)明的一目的在于，提供一種符合多種性能要求的半導體元件及其制作方法，且為一種具有金屬柵極的半導體元件組合及其制作方法。

為達上述目的，本發(fā)明提供一種具有金屬柵極的半導體元件，包含有一基底、一設置于該基底上的第一n型FET元件、以及一設置于該基底上的第二n型FET元件，該基底內還設置有多個隔離結構。該第一n型FET元件包含有一第一n型金屬柵極，該第一n型金屬柵極包含有一第三底部阻障層以及一n型功函數(shù)金屬層，且該n型功函數(shù)金屬層直接接觸該第三底部阻障 層。該第二n型FET元件包含有一第二n型金屬柵極，該第二n型金屬柵極包含有一第二底部阻障層、該n型功函數(shù)金屬層、以及一第三p型功函數(shù)金屬層，且該第三p型功函數(shù)金屬層夾設于該第二底部阻障層與該n型功函數(shù)金屬層之間。該第二n型FET元件的該第三p型功函數(shù)金屬層與該第一n型FET元件的該第三底部阻障層包含相同材料。

本發(fā)明另提供一種具有金屬柵極的半導體元件的制作方法，該制作方法首先提供一基底，該基底內設置由多個隔離結構，且該基底上設置有一第一n型FET元件與一第二n型FET元件。該第一n型FET元件包含有一第一柵極溝槽，而該第二n型FET元件包含有一第二柵極溝槽。接下來，同時在該第一柵極溝槽內形成一第三底部阻障層與在該第二柵極溝槽內形成一第三p型功函數(shù)金屬層，且該第三底部阻障層與該第三p型功函數(shù)金屬層包含一相同材料。之后，在該第一柵極溝槽與該第二柵極溝槽內形成一n型功函數(shù)金屬層，該第一柵極溝槽內的該n型功函數(shù)金屬層直接接觸該第三底部阻障層，該第二柵極溝槽內的該n型功函數(shù)金屬層直接接觸該第三p型功函數(shù)金屬層。

根據(jù)本發(fā)明所提供的具有金屬柵極的半導體元件及其制作方法，利用不同的金屬層組合，使得具有相同導電類型的FET元件獲得不同的臨界電壓，以符合不同的功能要求。也就是說，本發(fā)明所提供的具有金屬柵極的半導體元件及其制作方法可在不增加制作工藝復雜度的前提下，有效提升集成電路的復雜度與性能。

附圖說明

圖1至圖12為本發(fā)明所提供的具有金屬柵極的半導體元件的制作方法的一優(yōu)選實施例的示意圖；

其中，圖8與圖12為本優(yōu)選實施例的一示意圖。

主要元件符號說明

100 基底

100IL 介電層/界面層

100S 犧牲掩模層

102 隔離結構

104 間隙壁 106 接觸洞蝕刻停止層

108 內層介電層

110 第一n型FET元件

110t 第一柵極溝槽

110M 第一n型金屬柵極

120 第二n型FET元件

120t 第二柵極溝槽

120M 第二n型金屬柵極

130 第三n型FET元件

130t 第三柵極溝槽

130M 第三n型金屬柵極

140 第一p型FET元件

140t 第四柵極溝槽

140M 第一p型金屬柵極

150 第二p型FET元件

150M 第二p型金屬柵極

150t 第五柵極溝槽

160 high-k柵極介電層

170 第一底部阻障層

172 第二底部阻障層

180 第一p型功函數(shù)金屬層

182 第二p型功函數(shù)金屬層

184 第三p型功函數(shù)金屬層、第三底部阻障層

186 n型功函數(shù)金屬層

190 頂部阻障層

192 填充金屬層

具體實施方式

請參閱圖1至圖12，圖1至圖12為本發(fā)明所提供的具有金屬柵極的半導體元件的制作方法的一第一優(yōu)選實施例的示意圖。如圖1所示，首先提供一基底100，如一硅基底、含硅基底、或硅覆絕緣(silicon-on-insulator，以下簡稱為SOI)基底等，且基底100內形成有多個隔離結構102，隔離結構102 可以是淺溝絕緣(shallow trench isolation，以下簡稱為STI)，用以于基底100內定義出用以容置p型FET元件與n型FET元件的主動區(qū)域，并提供電性隔離。另外，本優(yōu)選實施例也可提供一半導體層，且半導體層可為一鰭式場效晶體管(fin field effect transistor，F(xiàn)inFET)的鰭片結構。鰭片結構的形成可利用蝕刻光刻暨蝕刻(photolithographic etching pattern，PEP)、多重曝光(multi patterning)等制作工藝，優(yōu)選可利用間隙壁自對準雙圖案法(spacer self-aligned double-patterning，SADP)，也就是側壁影像轉換(sidewall image transfer，SIT)等方式圖案化一塊硅(bulk silicon)基底或SOI基底表面的單晶硅層，而于塊硅基底或SOI基底中形成一魚鰭狀的硅薄膜，此一硅薄膜即為本優(yōu)選實施例中的基底100?；?00上形成有至少一第一n型FET元件110、一第二n型FET元件120、一第三n型FET元件130、一第一p型FET元件140、以及一第二p型FET元件150。在本優(yōu)選實施例中，第三n型FET元件130的部分柵極結構可跨設于隔離結構102上，但不限于此。另外，在本優(yōu)選實施例中，第二p型FET元件150的部分柵極結構可跨設于隔離結構102上，但也不限于此。需注意的是，在本優(yōu)選實施例中，上述n型與p型FET元件可以是設置在相同區(qū)域但因性能要求不同(高性能與低性能)因而對臨界電壓或飽和電流要求不同的元件，甚至也可以是設置于不同區(qū)域而具有不同擊穿電壓的元件。簡單地說，第一n型FET元件110、第二n型FET元件120、第三n型FET元件130、第一p型FET元件140、以及第二p型FET元件150的組合，可根據(jù)產(chǎn)品要求而為不同的FET元件組合。舉例來說，在本優(yōu)選實施例中，第一n型FET元件110為臨界電壓要求較低的FET元件，而第二n型FET元件120與第一p型FET元件140則為臨界電壓要求較高的FET元件，但不限于此。

熟悉該項技術的人士應知，上述FET元件可包含一虛置柵極或取代柵極如一多晶硅(polysilicon)層或一非晶硅(amorphous silicon)層(圖未示)、與一圖案化硬掩模(圖未示)。另外，設置于基底100的主動區(qū)域內的第一n型FET元件110、第二n型FET元件120以及第一p型FET元件140的虛置柵極與基底100之間還夾設有一介電層100IL。在本優(yōu)選實施例中，介電層100IL可為一傳統(tǒng)的二氧化硅層，但不限于此。介電層100IL的厚度可為7埃至但也不限于此。各FET元件可包含輕摻雜漏極(light doped drain，LDD)(圖未示)、一形成在虛置柵極的側壁上的間隙壁104、 與一源極/漏極(圖未示)。間隙壁104可為一復合膜層的結構。另外，在本優(yōu)選實施例中，也可利用選擇性外延成長(selective epitaxial growth，SEG)方法來制作源極/漏極，以利用外延層與柵極通道硅之間的應力作用更改善電性表現(xiàn)。例如，n型FET元件110、120可利用包含有碳化硅(SiC)或磷化硅(SiP)的外延層形成源極/漏極；p型FET元件140則可利用包含有鍺化硅(SiGe)的外延層形成源極/漏極。此外，源極/漏極表面可分別包含有一金屬硅化物(圖未示)，以改善源極/漏極與后續(xù)形成的接觸插塞之間的接觸電阻。在完成上述FET元件的制作后，可于基底100上選擇性地形成一蝕刻襯墊層如接觸洞蝕刻停止層(contact etch stop layer，以下簡稱為CESL)106，隨后形成一內層介電(inter-layer dielectric，以下簡稱為ILD)層108。

請繼續(xù)參閱圖1。接下來，利用一平坦化制作工藝，如一CMP制作工藝，用以平坦化ILD層108與CESL 106，并移除圖案化硬掩模，直至暴露出虛置柵極。隨后移除各FET元件的虛置柵極，而同時于第一n型FET元件110內形成一第一柵極溝槽110t、在第二n型FET元件120內形成一第二柵極溝槽120t、在第三n型FET元件130內形成一第三柵極溝槽130t、在第一p型FET元件140內形成一第四柵極溝槽140t、以及于第二p型FET元件150內形成一第五柵極溝槽150t。隨后，在第一柵極溝槽110t、第二柵極溝槽120t、第三柵極溝槽130t、第四柵極溝槽140t以及第五柵極溝槽150t內依序形成一高介電常數(shù)(high-k)柵極介電層160、一第一底部阻障層170以及一第二底部阻障層172。

在本優(yōu)選實施例中，high-k柵極介電層160用以取代傳統(tǒng)的二氧化硅層或氮氧化硅層，其能有效降地低物理極限厚度，且在相同的等效柵極氧化層厚度(Equivalent Oxide Thickness，EOT)下，有效降低漏電流并達成等效電容以控制通道開關。High-k柵極介電層160可選自氮化硅(SiN)、氮氧化硅(SiON)以及金屬氧化物所組成的一群組，其中金屬氧化物則包含氧化鉿(hafnium oxide，HfO)、硅酸鉿氧化合物(hafnium silicon oxide，HfSiO)、硅酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，AlO)、氧化鑭(lanthanum oxide，LaO)、鋁酸鑭(lanthanum aluminum oxide，LaAlO)、氧化鉭(tantalum oxide，TaO)、氧化鋯(zirconium oxide，ZrO)、硅酸鋯氧化合物(zirconium silicon oxide，ZrSiO)、或鋯酸鉿(hafnium zirconium oxide，HfZrO)等，但不限于此。此外，high-k柵極介電層160的厚度可介于 但不限于此。由此可知，本優(yōu)選實施例是整合后柵極介電層(high-k last)制作工藝，此時柵極溝槽110t～150t中原本的介電層100IL作為一界面層(interfacial layer，IL)100IL，而此界面層100IL可在基底100與high-k柵極介電層160之間提供一良好的界面。當然，柵極溝槽110t～150t內的介電層可移除，并重新形成一界面層100IL。另外本優(yōu)選實施例的一變化型也可與先柵極介電層(high-k first)制作工藝整合，在該變化型中，介電層可包含上述high-k材料，但不限于此。

在本優(yōu)選實施例中，第一底部阻障層170可包含一氮化鈦(titanium nitride，以下簡稱為TiN)層，而第二底部阻障層172則可包含一氮化鉭(tantalum nitride，以下簡稱為TaN)層。第一底部阻障層170與第二底部阻障層172的厚度分別可以是但皆不限于此。

請參閱圖2。接下來，在第一柵極溝槽110t、第二柵極溝槽120t、第三柵極溝槽130t、第四柵極溝槽140t以及第五柵極溝槽150t內形成一第一p型功函數(shù)金屬層180。第一p型功函數(shù)金屬層180可包含滿足p型晶體管所需功函數(shù)要求的金屬，例如TiN、TaN、碳化鈦(titanium carbide，TiC)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)，且優(yōu)選為TiN。但熟悉該項技術的人士應知，第一p型功函數(shù)金屬層180可包含任何滿足p型金屬柵極的功函數(shù)需求(功函數(shù)介于4.8eV與5.2eV之間)的金屬材料，故不限于此。此外，第一p型功函數(shù)金屬層180的厚度可以是但不限于此。

請參閱圖3。在完成第一p型功函數(shù)金屬層180的制作后，在基底100上形成一圖案化掩模層(圖未示)，用以覆蓋及保護第一n型FET元件110、第三n型FET元件130以及第二p型FET元件150，并暴露出第二n型FET元件120與第一p型FET元件140。隨后，通過圖案化掩模層進行一蝕刻制作工藝，用以移除第二柵極溝槽120t與第四柵極溝槽140t內的第一p型功函數(shù)金屬層180。值得注意的是，雖然第一p型FET元件140的導電類型與第二p型FET元件150的導電類型相同，但由于這兩個FET元件的臨界電壓要求不同，而目前已知可通過不同功函數(shù)金屬層的厚度設置調整柵極的臨界電壓，故在本優(yōu)選實施例中，更特別將第一p型FET元件140內，即第四柵極溝槽140t內的第一p型功函數(shù)金屬層180移除，以符合不同的臨界電壓要求。

請參閱圖4。在移除第二柵極溝槽120t與第四柵極溝槽140t內的第一p型功函數(shù)金屬層180之后，在第一柵極溝槽110t、第二柵極溝槽120t、第三柵極溝槽130t、第四柵極溝槽140t以及第五柵極溝槽150t內形成一第二p型功函數(shù)金屬層182。如前所述，第二p型功函數(shù)金屬層182可包含任何滿足p型金屬柵極的功函數(shù)需求的金屬材料，故該等材料于此不再贅述。舉例來說，在本優(yōu)選實施例中，第二p型功函數(shù)金屬層182優(yōu)選同于第一p型功函數(shù)金屬層180而為TiN，但不限于此。此外，第二p型功函數(shù)金屬層182的厚度可以是但也不限于此。

請參閱圖5。在形成第二p型功函數(shù)金屬層182之后，在基底100上形成一犧牲掩模層100S。犧牲掩模層100S可為一填洞能力良好的膜層，例如可用旋轉涂布方式形成的一底部抗反射(bottom anti-reflective coating，BARC)層、一多晶硅(polysilicon)層、一硅懸垂鍵(silicon dangling bond，SHB)低于43％的多硅層(Si-rich layer)、一旋涂式玻璃(spin-on glass，SOG)層、一犧牲吸光材料(sacrificial light absorbing material，SLAM)層、一富氧化物(oxide-rich)層如由美國Honeywell公司販售的DUOTM等，但不限于此。此外，犧牲掩模層100S可如圖5所示為一單一膜層，但其也可為一復合膜層(multi layer)。接下來，回蝕刻犧牲掩模層100S，使犧牲掩模層100S的表面低于各柵極溝槽110t～150t的開口。如圖5所示，回蝕刻制作工藝后的犧牲掩模層100S并未填滿各柵極溝槽110t～150t，但需完整覆蓋并保護各柵極溝槽110t～150t的底部。

請繼續(xù)參閱圖5。隨后利用犧牲掩模層100S作為遮蔽，以進行一蝕刻制作工藝，移除第一柵極溝槽110t、第三柵極溝槽130t以及第五柵極溝槽150t內的部分第一p型功函數(shù)金屬層180與部分第二p型功函數(shù)金屬層182，同時移除第二柵極溝槽120t與第四柵極溝槽140t內的部分第二p型功函數(shù)金屬層182。上述蝕刻制作工藝使得第一柵極溝槽110t、第三柵極溝槽130t以及第五柵極溝槽150t內的第一p型功函數(shù)金屬層180與第二p型功函數(shù)金屬層182的最高部分低于上述柵極溝槽的開口，同時使得第二柵極溝槽120t與第四柵極溝槽140t內的第二p型功函數(shù)金屬層182的最高部分低于上述柵極溝槽的開口。換句話說，蝕刻制作工藝是下拉(pull down)各柵極溝槽110t～150t內的p型功函數(shù)金屬層180、182，使得第一p型功函數(shù)金屬層180與第二p型功函數(shù)金屬層182的任一最高部分低于各柵極溝槽110t～150t的開口。 另外，由此可知，本優(yōu)選實施例所提供的犧牲掩模層100s如圖5所示，用以定義各柵極溝槽110t～150t內的第一p型功函數(shù)金屬層180與第二p型功函數(shù)金屬層182最高部分的位置。在此另需注意的是，由于第一p型功函數(shù)金屬層180與第二p型功函數(shù)金屬層182最高部分被下拉至低于柵極溝槽110t～150t的開口，故可降低柵極溝槽110t～150t的深寬比，更有利于后續(xù)金屬膜層的填入。

請參閱圖6。接下來，移除犧牲掩模層100S，隨后于基底100上形成另一圖案化掩模層(圖未示)，用以覆蓋及保護第一p型FET元件140與第二p型FET元件150，并暴露出第一n型FET元件110、第二n型FET元件120以及第三n型FET元件130。在形成此一圖案化掩模層之后，通過圖案化掩模層進行一蝕刻制作工藝，用以移除第一柵極溝槽110t與第三柵極溝槽130t內的第一p型功函數(shù)金屬層180與第二p型功函數(shù)金屬層182，同時移除第二柵極溝槽120t內的第二p型功函數(shù)金屬層182。隨后移除圖案化掩模層。如圖6所示，在此蝕刻制作工藝之后，第一p型功函數(shù)金屬層180僅形成于第五柵極溝槽150t內；而第二p型功函數(shù)金屬層182存留于第四柵極溝槽140t與第五柵極溝槽140t內。

請參閱圖7。接下來，在基底100上形成又一圖案化掩模層(圖未示)，用以覆蓋及保護第二n型FET元件120、第三n型FET元件130、第一p型FET元件140與第二p型FET元件150，并暴露出第一n型FET元件110。隨后通過此一圖案化掩模層蝕刻并移除第一柵極溝槽110t內的第二底部阻障層172與第一底部阻障層170。

此外請參閱圖8，圖8為本優(yōu)選實施例的一示意圖。在本變化型中，圖案化硬掩模也可暴露出第三n型FET元件130，是以在移除第一柵極溝槽110t內的第二底部阻障層172與第一底部阻障層170時，第三柵極溝槽130t內的第二底部阻障層172與第一底部阻障層170可同時移除。使得high-k柵極介電層160如圖8所示，暴露于第三柵極溝槽130t之內。隨后，可進行后續(xù)步驟。

請參閱圖9。在移除第一柵極溝槽110t內的第二底部阻障層172與第一底部阻障層170之后，移除圖案化掩模層。隨后于第一柵極溝槽110t、第二柵極溝槽120t、第三柵極溝槽130t、第四柵極溝槽140t以及第五柵極溝槽150t內依序且同位(in-situ)形成一第三p型功函數(shù)金屬層184與一n型功函數(shù) 金屬層186。如前所述，第三p型功函數(shù)金屬層184可包含任何滿足p型金屬柵極的功函數(shù)需求的金屬材料，故該等材料于此不再贅述。舉例來說，在本優(yōu)選實施例中，第三p型功函數(shù)金屬層184優(yōu)選同于第一p型功函數(shù)金屬層180與第二p型功函數(shù)金屬層182而為TiN，但不限于此。另外，第三p型功函數(shù)金屬層184的厚度可以是但不限于此。N型功函數(shù)金屬層186可為一滿足n型晶體管所需功函數(shù)要求的金屬，例如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)。如前所述，熟悉該項技術的人士應知，n型功函數(shù)金屬層186可包含任何滿足n型金屬柵極的功函數(shù)需求(功函數(shù)介于3.9eV與4.3eV之間)的金屬材料，故也不限于此。此外，n型功函數(shù)金屬層186可以是單層結構或復合層結構，其厚度可以是但不限于此。值得注意的是，在本優(yōu)選實施例中，形成于第一柵極溝槽110t內的第三p型功函數(shù)金屬層184可直接作為第一柵極溝槽110t內high-k柵極介電層160與n型功函數(shù)金屬層186之間的一第三底部阻障層184。換句話說，第一柵極溝槽110t內的第三底部阻障層184與第二柵極溝槽120t、第三柵極溝槽130t、第四柵極溝槽140t以及第五柵極溝槽150t內的第三p型功函數(shù)金屬層184同時形成，且包含一相同材料。如圖9所示，第一柵極溝槽110t內n型功函數(shù)金屬層186直接接觸第三底部阻障層184，而第二柵極溝槽120t、第三柵極溝槽130t、第四柵極溝槽140t以及第五柵極溝槽150t內的n型功函數(shù)金屬層186直接接觸第三p型功函數(shù)金屬層184。

請參閱圖10。在形成n型功函數(shù)金屬層186之后，在第一柵極溝槽110t、第二柵極溝槽120t、第三柵極溝槽130t、第四柵極溝槽140t以及第五柵極溝槽150t內依序形成一頂部阻障層190與一填充金屬層192。在本優(yōu)選實施例中，頂部阻障層190可包含TiN，但不限于此。另外，頂部阻障層190的厚度可以是但不限于此。填充金屬層192為具有優(yōu)選填洞能力的單層金屬層或復合金屬層，其可包含鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)、或鈦與氮化鈦(Ti/TiN)，但不限于此。

請參閱圖11。在形成填充金屬層192之后，進行一平坦化制作工藝，用以移除多余的金屬層192、190、186、184、172、170與多余的high-k柵極介電層160，而于第一n型FET元件110內形成一第一n型金屬柵極110M、在第二n型FET元件120內形成一第二n型金屬柵極120M、在第三n型FET 元件130內形成一第三n型金屬柵極130M、在第一p型FET元件140內形成一第一p型金屬柵極140M、以及于第二p型FET元件150內形成一第二p型金屬柵極150M。

請繼續(xù)參閱圖11。由此可知，本優(yōu)選實施例所提供的具有金屬柵極的半導體元件，包含有多種不同組合的金屬柵極。如圖11所示，在第一n型FET元件110中，第一n型金屬柵極110M由下而上依序包含high-k柵極介電層160、材料與第三p型功函數(shù)金屬層184相同的第三底部阻障層184、與第三底部阻障層184直接接觸的n型功函數(shù)金屬層186、頂部阻障層190以及填充金屬層192。也就是說，high-k柵極介電層160夾設于第三底部阻障層184與基底100之間，且第三底部阻障層184直接接觸high-k柵極介電層160。首先須注意的是，由于TaN對于n型金屬柵極的臨界電壓影響較大，尤其在低臨界電壓要求下，TaN會使得n型金屬電極的臨界電壓無法下降。因此在本優(yōu)選實施例中，特以將現(xiàn)有技術中常作為底部阻障層或蝕刻停止層的TaN層去除，使得具有較低臨界電壓要求的第一n型金屬柵極110M中不包含任何TaN材料。更重要的是，由于第一n型金屬柵極110M中不包含任何TaN材料，故第一n型金屬柵極110M的臨界電壓可完全通過n型功函數(shù)金屬層186的厚度調整。與具有TaN的現(xiàn)有n型金屬柵極相較，本優(yōu)選實施例可將第一n型金屬柵極110M中的n型功函數(shù)金屬層186厚度降低20％～40％，并獲得目標的低臨界電壓。

請繼續(xù)參閱圖11。在第二n型FET元件120與第三n型FET元件130中，第二n型金屬柵極120M與第三n型金屬柵極130M由下而上依序包含high-k柵極介電層160、第一底部阻障層170、第二底部阻障層172、材料與第三底部阻障層184相同的第三p型功函數(shù)金屬層184、n型功函數(shù)金屬層186、頂部阻障層190與填充金屬層192。也就是說，high-k柵極介電層160夾設于第一底部阻障層170與基底100之間、第二底部阻障層172夾設于第三p型功函數(shù)金屬層184與第一底部阻障層170之間、第三p型功函數(shù)金屬層184夾設于第二底部阻障層172與n型功函數(shù)金屬層186之間。由于第二n型FET元件120的臨界電壓要求較高，因此在第二n型金屬柵極120M中，可保留第一底部阻障層170以及包含TaN的第二底部阻障層172。

請繼續(xù)參閱圖11。在第一p型FET元件140中，第一p型金屬柵極140M由下而上依序包含high-k柵極介電層160、第一底部阻障層170、第二底部 阻障層172、第二p型功函數(shù)金屬層182、材料與第三底部阻障層184相同的第三p型功函數(shù)金屬層184、n型功函數(shù)金屬層186、頂部阻障層190與填充金屬層192。也就是說，high-k柵極介電層160夾設于第一底部阻障層170與基底100之間、第二底部阻障層172夾設于第一底部阻障層170與第二p型功函數(shù)金屬層182之間，而第二p型功函數(shù)金屬層182夾設于第二底部阻障層172與第三p型功函數(shù)金屬層184之間。在第二p型FET元件150中，第二p型金屬柵極150M由下而上依序包含high-k柵極介電層160、第一底部阻障層170、第二底部阻障層172、第一p型功函數(shù)金屬層180、第二p型功函數(shù)金屬層182、材料與第三底部阻障層184相同的第三p型功函數(shù)金屬層184、n型功函數(shù)金屬層186、頂部阻障層190與填充金屬層192。也就是說，high-k柵極介電層160夾設于第一底部阻障層170與基底100之間、第二底部阻障層172夾設于第一底部阻障層170與第一p型功函數(shù)金屬層180之間、而第一p型功函數(shù)金屬層180夾設于第二底部阻障層172與第二p型功函數(shù)金屬層182之間。由此可知，第一p型FET元件140與第二p型FET元件150可通過厚度不同的p型功函數(shù)金屬層獲得不同的臨界電壓：第一p型FET元件140中，p型功函數(shù)金屬層的厚度為第二p型功函數(shù)金屬層182與第三p型功函數(shù)金屬層184的和；而第二p型FET元件140中，p型功函數(shù)金屬層的厚度為第一p型功函數(shù)金屬層180、第二p型功函數(shù)金屬層182與第三p型功函數(shù)金屬層184的和，故第二p型FET元件150的p型功函數(shù)金屬層的厚度大于第一p型FET元件140，并可獲得較高的臨界電壓。另外值得注意的是，由于第一p型金屬柵極140M與第二p型金屬柵極150M內的n型功函數(shù)金屬層186厚度降低，故可使得后續(xù)膜層例如頂部阻障層190與填充金屬層192可更容易填入柵極溝槽140t、150t內，而更獲得改善溝槽填充結果的功效。

另外請參閱圖12，圖12前述變化型的示意圖。如圖12所示，在移除第三柵極溝槽130t內的第二底部阻障層172與第一底部阻障層170之后，可降低第三柵極溝槽130t的深寬比，而能改善后續(xù)填入材料與第三p型功函數(shù)金屬層184相同的第三底部阻障層184、n型功函數(shù)金屬層186、頂部阻障層190以及填充金屬層192的溝槽填充結果。且如圖12所示，本變化型所提供的第三n型金屬柵極130M中由下而上依序包含high-k柵極介電層160、材料與第三p型功函數(shù)金屬層184相同的第三底部阻障層184、與第三底部阻 障層184直接接觸的n型功函數(shù)金屬層186、頂部阻障層190以及填充金屬層192。且由于第三n型金屬柵極130M內不再包含有第二底部阻障層層172與第一底部阻障層170，故材料與第三p型功函數(shù)金屬層184相同的第三底部阻障層184直接接觸high-k柵極介電層160。

值得注意的是，本優(yōu)選實施例中，在其他n型或p型FET元件中作為第三p型功函數(shù)金屬層的TiN層直接作為低臨界電壓要求的n型FET元件的底部阻障層。也就是說，低臨界電壓要求的n型FET元件的底部阻障層會與其他n型或p型FET元件中最后形成的p型功函數(shù)金屬層包含相同的材料。另外，如前所述，本優(yōu)選實施例所提供的具有金屬柵極的半導體元件除可利用不同的功函數(shù)金屬層導電類型與厚度調整臨界電壓之外，也可另外通過摻雜制作工藝調整臨界電壓，或可通過調整柵極介電層厚度來調整擊穿電壓。

更重要的是，本優(yōu)選實施例提供至少三種不同的n型金屬柵極：位于主動區(qū)域內且不包含TaN材料的第一n型金屬柵極110M、位于主動區(qū)域內但包含TaN材料的第二n型金屬柵極120M、以及位于隔離結構102且包含TaN材料的第三n型金屬柵極130M。

根據(jù)本發(fā)明所提供的具有金屬柵極的半導體元件及其制作方法，利用不同的金屬層組合，使得具有相同導電類型的FET元件獲得不同的臨界電壓，以符合不同的功能要求。此外，本發(fā)明所提供的具有金屬柵極的半導體元件可整合與平面型(planar)FET元件制作工藝，也可整于非平面型(non-planar)FET元件制作工藝。也就是說，本發(fā)明所提供的具有金屬柵極的半導體元件及其制作方法可在不增加制作工藝復雜度的前提下，有效地提升集成電路的復雜度與性能。

以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，都應屬本發(fā)明的涵蓋范圍。