本發(fā)明的實施例涉及集成電路器件，更具體地，涉及FinFET器件和形成方法。

背景技術(shù)：

在過去的幾十年間，半導(dǎo)體器件(例如，場效應(yīng)晶體管(FET)器件)的尺寸的減小和固有特征已經(jīng)使集成電路的速度、性能、密度和每單位功能的成本能夠不斷改進。根據(jù)FET器件的設(shè)計和它的其中一個固有特征，調(diào)節(jié)位于FET器件的源極和漏極之間的柵極下面的溝道區(qū)的長度改變與溝道區(qū)相關(guān)的電阻，從而影響FET器件的性能。更具體地，縮短溝道區(qū)的長度減小FET器件的源極至漏極電阻，假定其他參數(shù)保持相對不變，當(dāng)將足夠的電壓施加至MOS器件的柵極時，這可以允許源極和漏極之間的電流的增大。

為了進一步增強FET器件的性能，可以將應(yīng)力引入FET器件的溝道區(qū)以改進載流子遷移率。通常地，期望在n型FET(“NFET”)器件的溝道區(qū)中引入源極至漏極方向的拉伸應(yīng)力，以及在p型FET(“PFET”)器件的溝道區(qū)中引入源極至漏極方向的壓縮應(yīng)力。

用于將壓縮應(yīng)力施加至FET器件的溝道區(qū)的常用的方法包括在源極區(qū)和漏極區(qū)中生長應(yīng)力源。這種方法通常包括以下步驟：在半導(dǎo)體襯底上形成柵極堆疊件，在柵極堆疊件的側(cè)壁上形成柵極間隔件，沿著柵極間隔件在硅襯底中形成凹槽，以及在凹槽中外延生長應(yīng)力源。由于應(yīng)力源具有與硅不同的晶格常數(shù)，它膨脹并且將應(yīng)力施加至位于源極應(yīng)力源和漏極應(yīng)力源之間的溝道區(qū)。

以上討論的方法受到圖案負載效應(yīng)的影響，圖案負載效應(yīng)由于圖案密度的差別而發(fā)生。圖案負載效應(yīng)屬于較高圖案密度的區(qū)域和較低圖案密度 的區(qū)域中的半導(dǎo)體襯底的同時蝕刻之后發(fā)生的現(xiàn)象。溝槽的輪廓與圖案的密度相關(guān)。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施例提供了一種器件，包括：第一p型晶體管，包括：第一溝道區(qū)，位于襯底上并且包括第一鰭的第一材料，第一外延源極/漏極區(qū)和第二外延源極/漏極區(qū)，每個所述第一外延源極/漏極區(qū)和所述第二外延源極/漏極區(qū)均位于所述第一材料中的相應(yīng)的第一凹槽中，所述第一溝道區(qū)設(shè)置在所述第一外延源極/漏極區(qū)和所述第二外延源極/漏極區(qū)之間，和第一柵極堆疊件，位于所述第一溝道區(qū)上；以及第二p型晶體管，包括：第二溝道區(qū)，位于所述襯底上并且包括第二鰭的第二材料，所述第二材料是與所述第一材料不同的材料，第三外延源極/漏極區(qū)和第四外延源極/漏極區(qū)，每個所述第三外延源極/漏極區(qū)和所述第四外延源極/漏極區(qū)均位于所述第二材料中的相應(yīng)的第二凹槽中，所述第二溝道區(qū)設(shè)置在所述第三外延源極/漏極區(qū)和所述第四外延源極/漏極區(qū)之間，和第二柵極堆疊件，位于所述第二溝道區(qū)上。

本發(fā)明的另一實施例提供了一種方法，包括：在襯底上形成第一鰭，所述第一鰭包括位于所述襯底上的第一晶體材料；在所述襯底上形成第二鰭，所述第二鰭包括位于所述襯底上的第二晶體材料，所述第一晶體材料的材料與所述第二晶體材料的材料不同；在所述第一鰭的所述第一晶體材料上形成第一結(jié)構(gòu)以及在所述第二鰭的所述第二晶體材料上形成第二結(jié)構(gòu)；沿著所述第一結(jié)構(gòu)的側(cè)壁形成第一間隔件以及沿著所述第二結(jié)構(gòu)的側(cè)壁形成第二間隔件；同時蝕刻所述第一晶體材料以形成位于所述第一鰭中并且鄰近所述第一間隔件的第一凹槽和蝕刻所述第二晶體材料以所述形成位于第二鰭中并且鄰近所述第二間隔件的第二凹槽，所述第一凹槽在所述第一間隔件下方橫向延伸地比所述第二凹槽在所述第二間隔件下方橫向延伸地更遠；以及在所述第一凹槽中外延生長第一外延源極/漏極區(qū)和在所述第二凹槽中外延生長第二源極/漏極區(qū)。

本發(fā)明的又一實施例提供了一種方法，包括：在襯底的p型核心邏輯 區(qū)中形成第一鰭，所述第一鰭包括SiGe溝道層；在所述襯底的p型輸入/輸出(I/O)區(qū)中形成第二鰭，所述第二鰭包括第一硅溝道層；在所述第一鰭上形成第一堆疊件和第二堆疊件，以及在所述第二鰭上形成第三堆疊件和第四堆疊件；在所述第一堆疊件的側(cè)壁上形成第一間隔件，在所述第二堆疊件的側(cè)壁上形成第二間隔件，在所述第三堆疊件的側(cè)壁上形成第三間隔件，以及在所述第四堆疊件的側(cè)壁上形成第四間隔件，所述第一間隔件和所述第二間隔件的相對側(cè)壁限定所述第一間隔件和所述第二間隔件之間的第一距離，所述第三間隔件和所述第四間隔件的相對側(cè)壁限定所述第三間隔件和所述第四間隔件之間的第二距離，所述第一距離小于所述第二距離；同時蝕刻所述第一間隔件和所述第二間隔件之間的所述SiGe溝道層以形成第一凹槽和蝕刻所述第三間隔件和所述第四間隔件之間的所述第一硅溝道層以形成第二凹槽，其中，所述SiGe溝道層以比所述第一硅溝道層更大的垂直蝕刻速率和更大的橫向蝕刻速率被蝕刻，所述第一凹槽具有比所述第二凹槽大的深度，所述第一凹槽在所述第一間隔件下方橫向延伸的距離比所述第二凹槽在所述第三間隔件下方橫向延伸的距離更大；以及在所述第一凹槽中外延生長第一外延源極/漏極區(qū)和在所述第二凹槽中外延生長第二源極/漏極區(qū)。

附圖說明

當(dāng)結(jié)合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1至圖12是根據(jù)一些實施例的在鰭式場效應(yīng)晶體管(finFET)的制造中的中間階段的各個三維(3D)圖。

圖13A、圖13B和圖13C是根據(jù)一些實施例的示出第一區(qū)和第二區(qū)中的源極/漏極區(qū)的的凹進的3D圖和截面圖。

圖14A、圖14B和圖14C是根據(jù)一些實施例的示出在圖13A、圖13B和圖13C中形成的凹槽中的外延源極/漏極區(qū)的形成的3D圖和截面圖。

圖15是根據(jù)一些實施例的第一區(qū)中的外延源極/漏極區(qū)的截面圖。

圖16是根據(jù)一些實施例的第二區(qū)中的外延源極/漏極區(qū)的截面圖。

圖17A、圖17B和圖17C是根據(jù)一些實施例的示出第三區(qū)和第四區(qū)中的源極/漏極區(qū)的的凹進的3D圖和截面圖。

圖18A、圖18B和圖18C是根據(jù)一些實施例的示出在圖17A、圖17B和圖17C中形成的凹槽中的外延源極/漏極區(qū)的形成的3D圖和截面圖。

圖19是根據(jù)一些實施例的第三區(qū)中的外延源極/漏極區(qū)的截面圖。

圖20是根據(jù)一些實施例的第四區(qū)中的外延源極/漏極區(qū)的截面圖。

圖21是根據(jù)一些實施例的形成在第二區(qū)或第四區(qū)中的器件的鰭的溝道的截面圖。

圖22是根據(jù)一些實施例的形成在第三區(qū)中的器件的鰭的溝道的截面圖。

圖23是根據(jù)一些實施例的形成在第一區(qū)中的器件的鰭的溝道的截面圖。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例或?qū)嵗?。下面描述了組件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復(fù)參考標(biāo)號和/或字符。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應(yīng)的解釋。

根據(jù)各個實施例提供了鰭式場效應(yīng)晶體管(finFET)及其形成方法。示出了形成finFET的中間階段。在使用后柵極工藝形成的finFET的背景中討論了本文了討論的一些實施例。一些實施例預(yù)期先柵極工藝中使用的方面。討論了實施例的一些變化。本領(lǐng)域普通技術(shù)人員將容易理解，可以作出的其他修改預(yù)期在其他實施例的范圍內(nèi)。雖然以特定順序討論了方法實施例，但是各個其他方法實施例可以以任何邏輯順序?qū)嵤┎⑶铱梢园ū疚闹忻枋龅母倩蚋嗟牟襟E。

圖1至圖12是根據(jù)一些實施例的在finFET的制造中的中間階段的各個三維(3D)圖。在圖1中，提供襯底20。襯底20可以是半導(dǎo)體襯底，諸如塊狀半導(dǎo)體襯底、絕緣體上半導(dǎo)體(SOI)襯底、多層或梯度襯底等。襯底20可以包括半導(dǎo)體材料，諸如包括Si和Ge的元素半導(dǎo)體；包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP的化合物或合金半導(dǎo)體；或它們的組合。襯底20可以是摻雜或未摻雜的。在具體實例中，襯底20是塊狀硅襯底。襯底20包括第一區(qū)100、第二區(qū)200、第三區(qū)300和第四區(qū)400。雖然分別示出區(qū)域100、200、300和400，但是區(qū)域100、200、300和400通常是相同襯底20的相應(yīng)部分，并且圖中的具體示出僅是為了清楚的目的。在本文中提供的實例的背景中，第一區(qū)100可以是核心邏輯n型器件區(qū)；第二區(qū)200可以是核心邏輯p型器件區(qū)；第三區(qū)300可以是輸入/輸出(I/O)p型器件區(qū)；并且第四區(qū)400可以是I/O n型器件區(qū)。

在圖2中，在第二區(qū)200、第三區(qū)300和第四區(qū)400中的襯底20上形成硬掩模22?？梢酝ㄟ^氧化(諸如熱氧化、化學(xué)氧化等)襯底20的表面以在第一區(qū)100、第二區(qū)200、第三區(qū)300和第四區(qū)400中形成硬掩模22以及隨后蝕刻第一區(qū)100中的硬掩模22以暴露第一區(qū)100中的襯底20來形成硬掩模22。該蝕刻可以使用可接受的光刻和蝕刻技術(shù)?？梢允褂眯纬捎惭谀?2的其他材料和方法。

在圖3中，在第一區(qū)100中的襯底20上形成半導(dǎo)體層24，而第二區(qū)200、第三區(qū)300和第四區(qū)400中的襯底20保持由硬掩模22掩蔽。如將討論的，半導(dǎo)體層24可以是相對于襯底20和隨后形成的再生長層的材料能 夠容易氧化的任何半導(dǎo)體材料。在一些實施例中，半導(dǎo)體層24是諸如SiGe的含鍺(Ge)材料?？梢灾T如通過金屬有機化學(xué)汽相沉積(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)等或它們的組合外延生長半導(dǎo)體層24。半導(dǎo)體層24的厚度可以在從約3nm至約15nm的范圍內(nèi)。

在圖4中，從襯底20的第二區(qū)200、第三區(qū)300和第四區(qū)400去除硬掩模22。該去除可以通過使用任何適當(dāng)?shù)奈g刻，諸如對硬掩模22的材料具有選擇性的蝕刻。例如，該蝕刻可以是濕蝕刻，諸如當(dāng)硬掩模22是氧化物時的稀釋HF蝕刻等?？梢栽谛纬砂雽?dǎo)體層24之后原位實施蝕刻。

此外，在圖4中，在第一區(qū)100中的半導(dǎo)體層24和在第二區(qū)200、第三區(qū)300和第四區(qū)400中的襯底20上形成再生長層26。再生長層26可以是與襯底20相同的材料。例如，在襯底20是塊狀硅襯底的實施例中，再生長層26可以是硅。可以諸如通過MOCVD、MBE、LPE、VPE等或它們的組合外延生長再生長層26。再生長層26的厚度可以在從約30nm至約60nm的范圍內(nèi)?？梢灾T如通過化學(xué)機械拋光(CMP)平坦化再生長層26。

在圖5中，在再生長層26上形成襯墊層28和硬掩模層30。襯墊層28可以是通過氧化(諸如通過熱氧化、化學(xué)氧化等)再生長層26的表面形成的氧化物。硬掩模層30可以是通過化學(xué)汽相沉積(CVD)等沉積的氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等或它們的組合?？梢允褂眯纬梢r墊層28和硬掩模層30的其他材料和方法。

此外，在圖5中，硬掩模層30和襯墊層28被圖案化并且用作掩模以形成鰭32。硬掩模層30和襯墊層28的圖案化可以使用任何可接受的光刻和蝕刻工藝，諸如反應(yīng)離子蝕刻(RIE)、中性束蝕刻(NBE)等。類似地，將硬掩模層30和襯墊層28用作掩模，蝕刻再生長層26、半導(dǎo)體層24和/或襯底20以形成鰭32。該蝕刻可以使用諸如RIE、NBE等的任何可接受的蝕刻工藝。該蝕刻可以在鰭32之間形成溝槽。如圖所示，第一區(qū)100中的鰭32包括再生長層26、半導(dǎo)體層24和襯底20。如圖所示，第二區(qū)200中的鰭32包括再生長層26和襯底20。如圖所示，第三區(qū)300中的鰭32包括再生長層26和襯底20。如圖所示，第四區(qū)400中的鰭32包括再生長 層26和襯底20。

在圖6中，第一區(qū)100中的鰭32中的半導(dǎo)體層24轉(zhuǎn)化為第一介電材料34。在一些實施例中，轉(zhuǎn)化工藝是氧化工藝。氧化工藝可以使用蒸汽爐。例如，可以將襯底20放置在爐中，從而使得襯底20暴露于蒸汽環(huán)境。如圖6所示，當(dāng)蒸汽環(huán)境用于氧化時，蒸汽可以到達半導(dǎo)體層24以將半導(dǎo)體層24轉(zhuǎn)化為第一介電材料34。在一些實施例中，諸如當(dāng)半導(dǎo)體層24是SiGe時，第一介電材料34可以是SiGeO?？梢允褂闷渌D(zhuǎn)化工藝。在轉(zhuǎn)化工藝期間，可以在鰭32的表面上形成第二介電材料35。例如，也可以在氧化工藝期間氧化鰭32的表面。

在圖7中，用絕緣材料36填充溝槽。絕緣材料36可以是諸如氧化硅的氧化物、氮化物等或它們的組合，并且可以通過高密度等離子體化學(xué)汽相沉積(HDP-CVD)、可流動CVD(FCVD)(例如，遠程等離子體系統(tǒng)中的CVD基材料沉積以及后固化以使其轉(zhuǎn)化為另一材料，諸如氧化物)等或它們的組合形成?？梢允褂猛ㄟ^任何可接受的工藝形成的其他絕緣材料。在示出的實施例中，絕緣材料36是通過FCVD工藝形成的氧化硅。一旦形成絕緣材料36，可以實施退火工藝。此外，諸如CMP的平坦化工藝可以去除任何過量的絕緣材料、硬掩模層30和襯墊層28，并且可以形成共面的絕緣材料36的頂面和鰭32的頂面。

在圖8中，去除第二區(qū)200中的鰭32的部分，并且異質(zhì)外延層38形成為第二區(qū)200中的鰭32的相應(yīng)部分?？梢栽诘谝粎^(qū)100、第三區(qū)300和第四區(qū)400中形成硬掩模層，而第二區(qū)200中的鰭32保持暴露。硬掩模層可以是通過化學(xué)汽相沉積(CVD)等沉積的氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等或它們的組合?？梢允褂眯纬捎惭谀拥钠渌牧虾头椒ā？梢允褂弥T如RIE、NBE等的任何可接受的光刻和蝕刻工藝圖案化硬掩模層以暴露第二區(qū)200。在第二區(qū)200暴露而第一區(qū)100、第三區(qū)300和第四區(qū)400被掩蔽的情況下，實施對第二區(qū)200中的鰭32的材料具有選擇性的蝕刻。該蝕刻可以是任何可接受的蝕刻，諸如使用F基氣體、Cl氣體等的干蝕刻。該蝕刻使第二區(qū)200中的鰭32凹進。

然后，在凹槽中形成異質(zhì)外延層38?？梢灾T如通過MOCVD、MBE、 LPE、VPE等或它們的組合外延生長異質(zhì)外延層38。異質(zhì)外延層38可以包括用于將在第二區(qū)200中形成的finFET的可接受的應(yīng)用的任何材料。在一些實施例中，異質(zhì)外延層38是硅鍺，例如，Si_xGe_1-x，其中，當(dāng)再生長層26(如果有保留在第二區(qū)200中的話)和/或襯底20是硅時，x可以在從約0.50至0.80的范圍內(nèi)。諸如CMP的平坦化工藝可以去除任何過量的異質(zhì)外延層38和硬掩模層，并且可以形成共面的異質(zhì)外延層38的頂面和絕緣材料36的頂面。平坦化工藝(如果使用)之后的異質(zhì)外延層38的厚度可以在從約30nm至約60nm的范圍內(nèi)。第二區(qū)200中的鰭32包括異質(zhì)外延層38。

雖然未具體示出，可以在鰭32和/或襯底20中形成適當(dāng)?shù)内?。例如，可以在將形成諸如n型finFET的n型器件的襯底20的第一區(qū)100和第四區(qū)400中形成p阱，并且可以在將形成諸如p型finFET的p型器件的襯底20的第二區(qū)200和第三區(qū)300中形成n阱。

例如，為了在第一區(qū)100和第四區(qū)400中形成p阱，可以在襯底20的第二區(qū)200和第三區(qū)300中的鰭32和絕緣材料36上方形成光刻膠?？梢詧D案化光刻膠以暴露襯底20的第一區(qū)100和第四區(qū)400。光刻膠可以通過使用旋涂技術(shù)形成并且可以使用可接受的光刻技術(shù)圖案化。一旦圖案化光刻膠，可以在第一區(qū)100和第四區(qū)400中實施p型雜質(zhì)注入，并且光刻膠可以用作掩模以基本上防止p型雜質(zhì)注入到第二區(qū)200和第三區(qū)300內(nèi)。在第一區(qū)100和第四區(qū)400中注入至等于或小于10¹⁸cm^-3的濃度(諸如介于約10¹⁷cm^-3和約10¹⁸cm^-3之間)的P型雜質(zhì)可以是硼、BF₂等。在注入之后，諸如通過可接受的灰化工藝，可以去除光刻膠。

此外，為了在第二區(qū)200和第三區(qū)300中形成n阱，可以在襯底20的第一區(qū)100和第四區(qū)400中的鰭32和絕緣材料36上方形成光刻膠?？梢詧D案化光刻膠以暴露襯底20的第二區(qū)200和第三區(qū)300。光刻膠可以通過使用旋涂技術(shù)形成并且可以使用可接受的光刻技術(shù)圖案化。一旦圖案化光刻膠，可以在第二區(qū)200和第三區(qū)300中實施n型雜質(zhì)注入，并且光刻膠可以用作掩模以基本上防止n型雜質(zhì)注入到第一區(qū)100和第四區(qū)400內(nèi)。在第二區(qū)200和第三區(qū)300中注入至等于或小于10¹⁸cm^-3的濃度(諸如介 于約10¹⁷cm^-3和約10¹⁸cm^-3之間)的n型雜質(zhì)可以是磷、砷等。在注入之后，諸如通過可接受的灰化工藝，可以去除光刻膠。在注入之后，可以實施退火以活化注入的p型和n型雜質(zhì)。該注入可以在第一區(qū)100和第四區(qū)400中形成p阱并且在第二區(qū)200和第三區(qū)300中形成n阱。

在其他實施例中，可以在再生長層26和/或異質(zhì)外延層38的外延生長期間原位形成p阱和n阱。可以在不同生長步驟中外延生長不同區(qū)域中的再生長層26，不同區(qū)域?qū)⑿纬刹煌内澹栽试S不同的摻雜類型處于不同的區(qū)域中。

在圖9中，使絕緣材料36凹進以形成隔離區(qū)40以及使鰭32從相鄰的隔離區(qū)40之間突出，隔離區(qū)40可以稱為淺溝槽隔離(STI)區(qū)?？梢允褂每山邮艿奈g刻工藝使絕緣材料36凹進，諸如對絕緣材料36的材料具有選擇性的蝕刻工藝。例如，可以使用化學(xué)氧化物去除，化學(xué)氧化物去除使用蝕刻或應(yīng)用材料公司SICONI工具或稀釋氫氟酸(dHF)。

在圖10中，在鰭32上形成偽介電層42。例如，偽介電層42可以是氧化硅、氮化硅、它們的組合等并且可以根據(jù)諸如CVD、熱氧化等的可接受的技術(shù)沉積或熱生長。

在圖11中，在偽介電層42上方形成偽柵極層。偽柵極層可以諸如通過使用CVD等沉積在偽介電層42上方，并且然后諸如通過CMP被平坦化。例如，偽柵極層可以包括多晶硅，但是也可以使用具有高蝕刻選擇性的其他材料。然后在偽柵極層上方形成掩模層。掩模層可以諸如通過使用CVD等沉積在偽柵極層上方。例如，掩模層可以包括氮化硅、氮氧化硅、碳氮化硅等。

此外，在圖11中，使用可接受的光刻和蝕刻技術(shù)圖案化掩模層以形成掩模46。此外，通過使用可接受的蝕刻技術(shù)，諸如通過轉(zhuǎn)印掩模46的圖案而圖案化偽柵極層和偽介電層42，以由偽柵極層和偽介電層42分別形成偽柵極44和偽柵極電介質(zhì)。該蝕刻可以包括諸如RIE、NBE等的可接受的各向異性蝕刻。偽柵極44覆蓋鰭32的相應(yīng)的溝道區(qū)。偽柵極44也可以具有與相應(yīng)的鰭32的縱向基本上垂直的縱向。

雖然未具體示出，可以實施用于輕摻雜源極/漏極(LDD)區(qū)的注入。 類似于以上討論的注入，可以在第二區(qū)200和第三區(qū)300(例如，用于p型器件)上方形成諸如光刻膠的掩模，而暴露第一區(qū)100和第四區(qū)400(例如，用于n型器件)，并且可以將n型雜質(zhì)注入至第一區(qū)100和第四區(qū)400中的暴露的鰭32內(nèi)。然后可以去除掩模。隨后，可以在第一區(qū)100和第四區(qū)400上方形成諸如光刻膠的掩模，而暴露第二區(qū)200和第三區(qū)300，并且可以將p型雜質(zhì)注入至第二區(qū)200和第三區(qū)300中的暴露的鰭32內(nèi)。然后可以去除掩模。n型雜質(zhì)可以是先前討論的任何n型雜質(zhì)，并且p型雜質(zhì)可以是先前討論的任何p型雜質(zhì)。輕摻雜源極/漏極區(qū)可以具有從約10¹⁵cm^-3至約10¹⁶cm^-3的雜質(zhì)濃度。退火可以用于活化注入的雜質(zhì)。

此外，在圖11中，沿著偽柵極電介質(zhì)、偽柵極44和掩模46的側(cè)壁形成柵極間隔件48?？梢酝ㄟ^共形沉積(諸如通過CVD等)材料和隨后各向異性地蝕刻材料來形成柵極間隔件48。柵極間隔件48的材料可以是氮化硅、碳氮化硅、它們的組合等。

此外，在圖11中，在鰭32中形成外延源極/漏極區(qū)50和52。可以在第二區(qū)200和第三區(qū)300中形成硬掩模層，而第一區(qū)100和第四區(qū)400中的鰭32保持暴露。硬掩模層可以是通過CVD等沉積的氮化硅、碳氮化硅、碳氮氧化硅等或它們的組合?？梢允褂眯纬捎惭谀拥钠渌牧虾头椒ā？梢允褂弥T如RIE、NBE等的任何可接受的光刻和蝕刻工藝圖案化硬掩模層以暴露第一區(qū)100和第四區(qū)400。在第一區(qū)100和第四區(qū)400暴露以及第二區(qū)200和第三區(qū)300被掩蔽的情況下，實施對第一區(qū)100和第四區(qū)400中的鰭32的材料具有選擇性的蝕刻。蝕刻可以是諸如干蝕刻或濕蝕刻的任何可接受的蝕刻，其可以是各向異性或各向同性的。在一些實施例中，蝕刻可以包括使用F基氣體、Cl基氣體等的干蝕刻。該蝕刻使第一區(qū)100和第四區(qū)400中的鰭32的源極/漏極區(qū)凹進。下面在圖17A至圖17C、圖18A至圖18C、圖19和圖20的背景中討論了在第一區(qū)100和第四區(qū)400中的鰭32的源極/漏極區(qū)中形成的凹槽的額外細節(jié)。

然后在第一區(qū)100和第四區(qū)400中的凹槽中外延生長外延源極/漏極區(qū)50。外延生長可以通過使用MOCVD、MBE、LPE、VPE等或它們的組合。外延源極/漏極區(qū)50可以包括任何可接受的材料，諸如適合于器件類型， 例如，n型。例如，用于n型器件的外延源極/漏極區(qū)50可以包括硅、SiP、SiC、SiCP等或它們的組合。下面在圖18A至圖18C、圖19和圖20的背景中討論了第一區(qū)100和第四區(qū)400中的外延源極/漏極區(qū)50的實例的額外細節(jié)。然后，例如，使用對硬掩模層的材料具有選擇性的蝕刻，可以從第二區(qū)200和第三區(qū)300去除硬掩模層。

可以在第一區(qū)100和第四區(qū)400中形成另一硬掩模層，而第二區(qū)200和第三區(qū)300中的鰭32保持暴露。硬掩模層可以是通過CVD等沉積的氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等或它們的組合?？梢允褂眯纬捎惭谀拥钠渌牧虾头椒?。可以使用諸如RIE、NBE等的任何可接受的光刻和蝕刻工藝圖案化硬掩模層以暴露第二區(qū)200和第三區(qū)300。在第二區(qū)200和第三區(qū)300暴露以及第一區(qū)100和第四區(qū)400被掩蔽的情況下，實施對第二區(qū)200和第三區(qū)300中的鰭32的材料具有選擇性的蝕刻。蝕刻可以是諸如干蝕刻或濕蝕刻的任何可接受的蝕刻，其可以是各向異性或各向同性的。在一些實施例中，蝕刻可以包括使用F基氣體、Cl基氣體等的干蝕刻。該蝕刻使第二區(qū)200和第三區(qū)300中的鰭32的源極/漏極區(qū)凹進。下面在圖13A至圖13C、圖14A至圖14C、圖15和圖16的背景中討論了在第二區(qū)200和第三區(qū)300中的鰭32的源極/漏極區(qū)中形成的凹槽的額外細節(jié)。

然后在第二區(qū)200和第三區(qū)300中的凹槽中外延生長外延源極/漏極區(qū)52。外延生長可以通過使用MOCVD、MBE、LPE、VPE等或它們的組合。外延源極/漏極區(qū)52可以包括任何可接受的材料，諸如適合于器件類型，例如，p型。例如，用于p型器件的外延源極/漏極區(qū)52可以包括SiGe、SiGeB、Ge、GeSn等。下面在圖14A至圖14C、圖15和圖16的背景中討論了第二區(qū)200和第三區(qū)300中的外延源極/漏極區(qū)52的實例的額外細節(jié)。然后，例如，使用對硬掩模層的材料具有選擇性的蝕刻，可以從第一區(qū)100和第四區(qū)400去除硬掩模層。

在圖12中，在鰭32上方形成底部層間電介質(zhì)(ILD0)54。ILD0 54可以包括共形地形成在外延源極/漏極區(qū)50和52、柵極間隔件48、掩模46和隔離區(qū)40上的諸如蝕刻停止層(ESL)的第一層。在一些實施例中，ESL 可以包括使用原子層沉積(ALD)、CVD等或它們的組合形成的氮化硅、碳氮化硅等。ILD0 54還可以包括沉積在第一層上方的第二層。ILD0 54的第二層可以包括磷硅酸鹽玻璃(PSG)、硼硅酸鹽玻璃(BSG)、硼摻雜的磷硅酸鹽玻璃(BPSG)、未摻雜的硅酸鹽玻璃(USG)等并且可以通過諸如CVD、等離子體增強CVD(PECVD)、FCVD等或它們的組合的任何合適的方法沉積。

實施諸如CMP的平坦化工藝以使ILD0 54的頂面與偽柵極44的頂面齊平。CMP也可以從偽柵極44上方去除掩模46。因此，通過ILD0 54暴露偽柵極44的頂面。

然后，在蝕刻步驟中去除偽柵極44和偽柵極電介質(zhì)，從而形成至相應(yīng)的鰭32的穿過ILD0 54并且由柵極間隔件48限定的開口。該開口暴露鰭32的相應(yīng)的溝道區(qū)。每個溝道區(qū)均設(shè)置在相鄰的一對外延源極/漏極區(qū)50或52之間。蝕刻步驟可以對偽柵極44和偽柵極電介質(zhì)的材料具有選擇性，該蝕刻可以是干蝕刻或濕蝕刻。當(dāng)蝕刻偽柵極44時，在蝕刻期間，偽柵極電介質(zhì)可以用作蝕刻停止層。在去除偽柵極44之后，然后可以蝕刻偽柵極電介質(zhì)。

在圖12中，在穿過ILD0 54的開口中形成柵極電介質(zhì)和柵電極(共同地“柵極堆疊件56”)。界面電介質(zhì)可以形成在每個開口中和相應(yīng)的鰭32上。例如，界面電介質(zhì)可以是氧化物等。作為實例，第一界面層可以形成在開口中以及第一區(qū)100、第二區(qū)200、第三區(qū)300和第四區(qū)400中的鰭32上。例如，可以使用ALD氧化物沉積形成與區(qū)域100、200、300和400中的結(jié)構(gòu)共形的第一界面層。隨后，可以在第三區(qū)300和第四區(qū)400中形成光刻膠，而第一區(qū)100和第二區(qū)200保持暴露。光刻膠可以通過使用旋涂技術(shù)形成并且可以使用可接受的光刻技術(shù)被圖案化。一旦圖案化光刻膠，可以實施對第一界面介電層的材料具有選擇性的蝕刻以從第一區(qū)100和第二區(qū)200去除第一界面介電層。然后，例如，使用用于形成氧化物的化學(xué)氧化，可以在通過第一區(qū)100和第二區(qū)200中的開口暴露的鰭32上形成第二界面層?；瘜W(xué)氧化可以包括將鰭32暴露于諸如臭氧、水、過氧化氫等的化學(xué)氧化劑。因此，實施例預(yù)期在第一區(qū)100和第二區(qū)200中形成與第三 區(qū)300和第四區(qū)400中不同的界面層。下面在圖21、圖22和圖23的背景中討論了這些界面層的額外細節(jié)。

可以在界面層上形成柵極介電層。柵極介電層還可以包括高k介電層，高k介電層共形地形成在ILD0 54的頂面上和沿著柵極間隔件48的側(cè)壁形成在開口中以及形成在界面電介質(zhì)上。高k介電層可以具有大于約7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或硅酸鹽或它們的組合。高k介電層的形成方法可以包括ALD、CVD、分子束沉積(MBD)等或它們的組合。其他實施例預(yù)期用于柵極電介質(zhì)的其他材料，諸如不是高k的材料。

柵電極形成在柵極電介質(zhì)上。柵電極可以是多層結(jié)構(gòu)。例如，柵電極可以包括共形地形成在柵極電介質(zhì)上的覆蓋層、共形地形成在覆蓋層上的一個或多個功函調(diào)節(jié)層以及形成在功函調(diào)節(jié)層上并且填充開口的諸如金屬的含金屬材料。在實例中，覆蓋層可以包括使用ALD、CVD等由TiN等形成的位于柵極電介質(zhì)上的第一子層以及使用ALD、CVD等由TaN等形成的位于第一子層上的第二子層。功函調(diào)節(jié)層可以使用ALD、CVD等由TiAl、TiN等形成。含金屬材料可以是使用CVD、物理汽相沉積(PVD)等或它們的組合沉積的鎢(W)、鋁(Al)、鈷(Co)、釕(Ru)、它們的組合等。

接下來，可以實施諸如CMP的平坦化工藝以去除柵電極和柵極電介質(zhì)的過量部分，該過量部分位于ILD0 54的頂面上方。

雖然未示出，可以在ILD0 54和柵極堆疊件56上方沉積上ILD(ILD1)，并且然后形成穿過ILD1和ILD0 54至外延源極/漏極區(qū)50和52的接觸件。ILD1可以由諸如PSG、BSG、BPSG、USG等的介電材料形成并且可以通過諸如CVD和PECVD的任何合適的方法沉積?？梢孕纬纱┻^ILD1和ILD0 54的用于接觸件的開口?？梢允褂每山邮艿墓饪毯臀g刻技術(shù)形成該開口?？梢栽陂_口中形成諸如擴散阻擋層、粘合層等的襯墊和導(dǎo)電材料。襯墊可以包括鈦、氮化鈦、鉭、氮化鉭等。導(dǎo)電材料可以是銅、銅合金、銀、金、鎢、鋁、鎳等?？梢詫嵤┲T如CMP的平坦化工藝以從ILD1的表面去除過量材料。剩余的襯墊和導(dǎo)電材料在開口中形成接觸件?？梢詫嵤┩嘶鸸に? 以在外延源極/漏極區(qū)50與52和接觸件之間的界面處形成硅化物?？梢詫嵤┻M一步的處理步驟。例如，各個金屬間電介質(zhì)(IMD)和它們的相應(yīng)的金屬化可以形成在ILD1上方。

圖13A、圖13B和圖13C示出以上關(guān)于圖11討論的第二區(qū)200和第三區(qū)300中的源極/漏極區(qū)的凹進。圖13A是襯底20上的第二區(qū)200和第三區(qū)300的3D圖。圖13B是第二區(qū)200的截面圖，其也是圖13A中的截面B-B。圖13C是第三區(qū)300的截面圖，其也是圖13A中的截面C-C。在相同的蝕刻工藝中實施第二區(qū)200和第三區(qū)300中的鰭32的凹進。在該蝕刻工藝中使用的蝕刻劑可以以比再生長層26的材料更快的速率(包括各向異性蝕刻和各向同性蝕刻的速率)蝕刻異質(zhì)外延層38的材料。當(dāng)異質(zhì)外延層38是SiGe并且再生長層26是硅時，示例蝕刻工藝包括使用干蝕刻，該干蝕刻使用F基氣體、Cl基氣體等。

如圖所示，第二區(qū)200中的偽電介質(zhì)、偽柵極44和掩模46的相鄰的堆疊件(共同地，“偽堆疊件44/46”)上的柵極間隔件48的外表面之間的最近距離60小于第三區(qū)300中的相鄰的偽堆疊件44/46上的柵極間隔件48的外表面之間的最近距離62。異質(zhì)外延層38和再生長層26的材料的不同的蝕刻速率可以使可能在蝕刻期間發(fā)生的圖案負載效應(yīng)抵消，諸如當(dāng)距離62大于距離60時。如將關(guān)于圖15和圖16進一步詳細地討論的，在第二區(qū)200中形成的凹槽的深度64可以大于在第三區(qū)300中形成的凹槽的深度66。

圖14A、圖14B和圖14C分別示出以上關(guān)于圖11討論的第二區(qū)200和第三區(qū)300中的凹槽中的外延源極/漏極區(qū)52’和52”(共同地，52)的外延生長。圖14A是襯底20上的第二區(qū)200和第三區(qū)300的3D圖。圖14B是第二區(qū)200的截面圖，其也是圖14A中的截面B-B。圖14C是第三區(qū)300的截面圖，其也是圖14A中的截面C-C。在相同的生長工藝中實施第二區(qū)200和第三區(qū)300中的外延源極/漏極區(qū)52的外延生長。如將在圖15和圖16中進一步討論的，圖14B中的第二區(qū)200中的外延源極/漏極區(qū)52’和圖14C中的第三區(qū)300中的外延源極/漏極區(qū)52”可以填充相應(yīng)的凹槽。

圖15示出第二區(qū)200中的外延源極/漏極區(qū)52’的截面圖，外延源極/ 漏極區(qū)52’包括第一部分52a’和第二部分52b’。如圖所示，外延源極/漏極區(qū)52’的第一部分52a’填充如關(guān)于圖13A和圖13B討論所形成的凹槽。例如，第一部分52a’可以是Si_xGe_1-x，其中，x可以在從約0.30至0.70的范圍內(nèi)，第一部分52a’是硼摻雜的，摻雜濃度在從約7×10²⁰cm^-3至約2×10²¹cm^-3的范圍內(nèi)。例如，第二部分52b’可以是Si_xGe_1-x，其中，x可以在從約0.00至0.40的范圍內(nèi)，第二部分52b’是硼摻雜的，摻雜濃度在從約5×10²⁰cm^-3至約2×10²¹cm^-3的范圍內(nèi)。

第二區(qū)200中的外延源極/漏極區(qū)52’(例如，第一部分52a’)可以具有鄰近距離68。鄰近距離68是外延源極/漏極區(qū)52’的外表面和最近的偽堆疊件44/46的最近側(cè)壁表面的平面之間的橫向距離。在一些實施例中，鄰近距離68可以在從約0nm至約8nm的范圍內(nèi)。第一部分52a’可以具有從底面至頂面的厚度70。在一些實施例中，厚度70可以在從約20nm至約40nm的范圍內(nèi)。第二部分52b’可以具有從底面至頂面的厚度72。在一些實施例中，厚度72可以在從約5nm至約10nm的范圍內(nèi)。距離74可以介于相鄰的偽堆疊件44/46的相對側(cè)壁之間，其也可以是距離60加上兩倍的柵極間隔件48的厚度。在一些實施例中，距離74可以在從約15nm至約36nm的范圍內(nèi)。外延源極/漏極區(qū)52’可以具有從鰭32的頂面(例如，異質(zhì)外延層38的頂面)至外延源極/漏極區(qū)52’(例如，第二部分52b’)的頂面的凸起高度76。在一些實施例中，凸起高度76可以在從約5nm至約10nm的范圍內(nèi)。

圖16示出第三區(qū)300中的外延源極/漏極區(qū)52”的截面圖，外延源極/漏極區(qū)52”包括第一部分52a”和第二部分52b”。如圖所示，外延源極/漏極區(qū)52”的第一部分52a”填充如關(guān)于圖13A和圖13C討論所形成的凹槽。例如，第一部分52a”可以是Si_xGe_1-x，其中，x可以在從約0.30至0.70的范圍內(nèi)，第一部分52a”是硼摻雜的，摻雜濃度在從約7×10²⁰cm^-3至約2×10²¹cm^-3的范圍內(nèi)。例如，第二部分52b”可以是Si_xGe_1-x，其中，x可以在從約0.00至0.40的范圍內(nèi)，第二部分52b”是硼摻雜的，摻雜濃度在從約5×10²⁰cm^-3至約2×10²¹cm^-3的范圍內(nèi)。第三區(qū)300中的外延源極/漏極區(qū)52”中的第一部分52a”可以與第二區(qū)200中的外延源極/漏極區(qū)52’中的第一部分 52a’同時外延生長。第三區(qū)300中的外延源極/漏極區(qū)52”中的第二部分52b”可以與第二區(qū)200中的外延源極/漏極區(qū)52’中的第二部分52b’同時外延生長。

第三區(qū)300中的外延源極/漏極區(qū)52”(例如，第一部分52a”)可以具有鄰近距離78。鄰近距離78是外延源極/漏極區(qū)52”的外表面和最近的偽堆疊件44/46的最近側(cè)壁表面的平面之間的橫向距離。在一些實施例中，鄰近距離78可以在從約4nm至約15nm的范圍內(nèi)。第一部分52a”可以具有從底面至頂面的厚度80。在一些實施例中，厚度80可以在從約20nm至約40nm的范圍內(nèi)。第二部分52b”可以具有從底面至頂面的厚度82。在一些實施例中，厚度82可以在從約5nm至約10nm的范圍內(nèi)。距離84可以介于相鄰的偽堆疊件44/46的相對側(cè)壁之間，其也可以是距離62加上兩倍的柵極間隔件48的厚度。在一些實施例中，距離84可以在從約40nm至約100nm的范圍內(nèi)。外延源極/漏極區(qū)52”可以具有從鰭32的頂面(例如，再生長層26的頂面)至外延源極/漏極區(qū)52”(例如，第二部分52b”)的頂面的凸起高度86。在一些實施例中，凸起高度86可以在從約5nm至約10nm的范圍內(nèi)。

分別用于第二區(qū)200和第三區(qū)300中的外延源極/漏極區(qū)52’和52”的凹槽的蝕刻期間的不同蝕刻速率可以使得外延源極/漏極區(qū)52’和52”的輪廓不同。例如，第二區(qū)200中的凹槽的深度64可以大于第三區(qū)300中的凹槽的深度66，即使第二區(qū)200中的距離60小于第三區(qū)中的距離62。類似地，蝕刻的各向同性蝕刻組分可以底切柵極間隔件48，這在第二區(qū)200中比第三區(qū)300中更顯著，諸如由于第二區(qū)200中的較大的蝕刻速率。這可以導(dǎo)致第三區(qū)300中的外延源極/漏極區(qū)52”的鄰近距離78比第二區(qū)200中的源極/漏極區(qū)52’的鄰近距離68更大。在一些實施例中，鄰近距離78比鄰近距離68大從約2nm至約8nm的范圍內(nèi)。

圖17A、圖17B和圖17C示出了以上關(guān)于圖11討論的第一區(qū)100和第四區(qū)400中的源極/漏極區(qū)的凹進。圖17A是襯底20上的第一區(qū)100和第四區(qū)400的3D圖。圖17B是第一區(qū)100的截面圖，其也是圖17A中的截面B-B。圖17C是第四區(qū)400的截面圖，其也是圖17A中的截面C-C。 在相同的蝕刻工藝中實施第一區(qū)100和第四區(qū)400中的鰭32的凹進。當(dāng)再生長層26是硅時，示例蝕刻工藝包括使用干蝕刻，該干蝕刻使用F基氣體、Cl基氣體等。

如圖所示，第一區(qū)100中的相鄰的偽堆疊件44/46上的柵極間隔件48的外表面之間的最近距離88小于第四區(qū)400中的相鄰的偽堆疊件44/46上的柵極間隔件48的外表面之間的最近距離90。由于第一區(qū)100和第四區(qū)400中的圖案負載效應(yīng)和蝕刻的相同材料(例如，再生長層26)，第四區(qū)400中的再生長層26可以以比第一區(qū)100中的再生長層26更快的速率蝕刻。如將關(guān)于圖19和圖20進一步詳細討論的，第一區(qū)100中形成的凹槽的深度92可以小于第四區(qū)400中形成的凹槽的深度94。

圖18A、圖18B和圖18C示出以上關(guān)于圖11討論的第一區(qū)100和第四區(qū)400中的凹槽中的外延源極/漏極區(qū)50’和50”(共同地，50)的外延生長。圖18A是襯底20上的第一區(qū)100和第四區(qū)400的3D圖。圖18B是第一區(qū)100的截面圖，其也是圖18A中的截面B-B。圖18C是第四區(qū)400的截面圖，其也是圖18A中的截面C-C。在相同的生長工藝中實施第一區(qū)100和第四區(qū)400中的外延源極/漏極區(qū)50的外延生長。如將在圖19和圖20中進一步討論的，圖18B中的第一區(qū)100中的外延源極/漏極區(qū)50’可以填充凹槽，而圖18C中的第四區(qū)400中的外延源極/漏極區(qū)50”可能不完全填充凹槽。

圖19示出第一區(qū)100中的外延源極/漏極區(qū)50’的截面圖，外延源極/漏極區(qū)50’包括第一部分50a’、第二部分50b’和第三部分50c’。如圖所示，外延源極/漏極區(qū)50’的第一部分50a’形成在諸如再生長層26和襯底20的晶體材料的表面上，而不形成在諸如第一介電材料34的非晶體材料的表面上。因此，圖19示出沿著第一區(qū)100中的凹槽的表面的三個單獨的第一部分50a’。外延源極/漏極區(qū)50’的第二部分50b’形成在第一部分50a’上(例如，晶體材料的表面上)，并且不形成在非晶體材料的表面上。外延源極/漏極區(qū)50’的第三部分50c’填充第一區(qū)100中的凹槽的剩余部分。雖然第三部分50c’可能未成核并且從諸如第一介電材料34的非晶體材料的表面生長，但是第三部分50c’的生長前沿可以從相鄰的晶體材料的表面生長并且在非 晶體材料的表面上合并。例如，第一部分50a’可以是未摻雜的Si。例如，第二部分50b’可以是磷摻雜的SiP，摻雜濃度在從約2×10²⁰cm^-3至約8×10²⁰cm^-3的范圍內(nèi)。例如，第三部分50c’可以是磷摻雜的SiP，摻雜濃度在從約1×10²¹cm^-3至約3×10²¹cm^-3的范圍內(nèi)。

第一區(qū)100中的外延源極/漏極區(qū)50’(例如，第一部分50a’)可以具有鄰近距離96。鄰近距離96是外延源極/漏極區(qū)50’的外表面和最近的偽堆疊件44/46的最近側(cè)壁表面的平面之間的橫向距離。在一些實施例中，鄰近距離96可以在從約2nm至約8nm的范圍內(nèi)。第一部分50a’可以具有厚度98。在一些實施例中，厚度98可以在從約5nm至約30nm的范圍內(nèi)。第二部分50b’可以具有厚度102。在一些實施例中，厚度102可以在從約5nm至約10nm的范圍內(nèi)。第三部分50c’可以具有厚度104。在一些實施例中，厚度104可以在從約20nm至約50nm的范圍內(nèi)。距離106可以介于相鄰的偽堆疊件44/46的相對側(cè)壁之間，其也可以是距離88加上兩倍的柵極間隔件48的厚度。在一些實施例中，距離106可以在從約15nm至約36nm的范圍內(nèi)。外延源極/漏極區(qū)50’可以具有從鰭32的頂面(例如，再生長層26的頂面)至外延源極/漏極區(qū)50’(例如，第三部分50c’)的頂面的凸起高度108。在一些實施例中，凸起高度108可以在從約5nm至約10nm的范圍內(nèi)。第一介電材料34可以具有厚度110。在一些實施例中，厚度110可以在從約5nm至約25nm的范圍內(nèi)。

圖20示出第四區(qū)400中的外延源極/漏極區(qū)50”的截面圖，外延源極/漏極區(qū)50”包括第一部分50a”、第二部分50b”和第三部分50c”。如圖所示，外延源極/漏極區(qū)50”的第一部分50a”是沿著如關(guān)于圖17A和圖17C討論所形成的凹槽中的晶體材料(例如，再生長層26和/或襯底20)的表面的共形層。如圖所示，外延源極/漏極區(qū)50”的第二部分50b”是沿著第一部分50a”的表面的共形層。外延源極/漏極區(qū)50”的第三部分50c”位于第二部分50b”上并且在一些實施例中可能不完全填充凹槽的剩余部分。例如，第一部分50a”可以是未摻雜的Si。例如，第二部分50b”可以是磷摻雜的SiP，摻雜濃度在從約2×10²⁰cm^-3至約8×10²⁰cm^-3的范圍內(nèi)。例如，第三部分50c”可以是磷摻雜的SiP，摻雜濃度在從約1×10²¹cm^-3至約3×10²¹cm^-3 的范圍內(nèi)。第四區(qū)400中的外延源極/漏極區(qū)50”中的第一部分50a”可以與第一區(qū)100中的外延源極/漏極區(qū)50’中的第一部分50a’同時外延生長。第四區(qū)400中的外延源極/漏極區(qū)50”中的第二部分50b”可以與第一區(qū)100中的外延源極/漏極區(qū)50’中的第二部分50b’同時外延生長。第四區(qū)400中的外延源極/漏極區(qū)50”中的第三部分50c”可以與第一區(qū)100中的外延源極/漏極區(qū)50’中的第三部分50c’同時外延生長。

第四區(qū)400中的外延源極/漏極區(qū)50”(例如，第一部分50a”)可以具有鄰近距離112。鄰近距離112是外延源極/漏極區(qū)50”的外表面和最近的偽堆疊件44/46的最近側(cè)壁表面的平面之間的橫向距離。在一些實施例中，鄰近距離112可以在從約2nm至約8nm的范圍內(nèi)。第一部分50a”可以具有厚度114。在一些實施例中，厚度114可以在從約5nm至約30nm的范圍內(nèi)。第二部分50b”可以具有厚度116。在一些實施例中，厚度116可以在從約5nm至約10nm的范圍內(nèi)。第三部分50c”可以具有厚度118。在一些實施例中，厚度118可以在從約20nm至約50nm的范圍內(nèi)。距離120可以介于相鄰的偽堆疊件44/46的相對側(cè)壁之間，其也可以是距離90加上兩倍的柵極間隔件48的厚度。在一些實施例中，距離120可以在從約40nm至約100nm的范圍內(nèi)。例如，外延源極/漏極區(qū)50”可以從鰭32的頂面(例如，再生長層26的頂面)至外延源極/漏極區(qū)50”(例如，第三部分50c”)的頂面凹陷尺寸122。在一些實施例中，尺寸122可以在從約5nm至約20nm的范圍內(nèi)。

由于當(dāng)蝕刻再生長層26的相同的材料以分別在第一區(qū)100和第四區(qū)400中形成用于外延源極/漏極區(qū)50’和50”的凹槽時的圖案負載效應(yīng)，外延源極/漏極區(qū)50’和50”的輪廓可以不同。例如，由于尺寸90大于距離88，圖案負載效應(yīng)可以使得蝕刻的各向異性組分(其可以是主要蝕刻組分)在第四區(qū)400中比在第一區(qū)100中年以更快的速率蝕刻。因此，第四區(qū)400中的凹槽的深度94可以大于第一區(qū)100中的凹槽的深度92。例如，在一些實施例中，第四區(qū)400中的凹槽的深度94比第一區(qū)100中的凹槽的深度92大從約3nm至約15nm的范圍內(nèi)。此外，各向同性蝕刻組分在第一區(qū)100和第四區(qū)400中可以具有相同或相似的蝕刻速率。因此，第一區(qū)100和第 四區(qū)400中的偽堆疊件44/46下面的凹進的橫向底切可以相同或相似，并且第一區(qū)100和第四區(qū)400中的鄰近距離96和112可以相同或相似。

雖然前述討論參考某些尺寸背景下的偽堆疊件44/46，但是本領(lǐng)域普通技術(shù)人員將理解，在通過偽堆疊件44/46的去除限定的開口中形成柵極堆疊件56之后，代替?zhèn)味询B件44/46，這種尺寸在柵極堆疊件56的背景下保持。例如，鄰近距離可以是外延源極/漏極區(qū)50或52的外表面和最近的柵極堆疊件56的最近側(cè)壁表面(例如，共形界面或柵極介電層的外側(cè)壁表面)的平面之間的橫向距離。

圖21、圖22和圖23示出了形成在區(qū)域100、200、300和400中的器件的溝道區(qū)處的鰭的截面圖。示出了在如以上關(guān)于圖12討論地形成柵極堆疊件56之后的器件。為了清楚，圖21、圖22和圖23的截面圖垂直于圖14A和圖18A中示出的截面B-B和C-C。

圖21示出了形成在第三區(qū)300中的器件的鰭32的溝道和/或形成在第四區(qū)400中的器件的鰭的溝道的截面圖。圖21示出鰭32，鰭32包括再生長層26，從相鄰的隔離區(qū)40之上突出。柵極堆疊件56位于鰭32上和上方并且包括界面層130、柵極介電層132和柵電極134?？梢匀缫陨详P(guān)于圖12討論地形成柵極堆疊件56。在一些實施例中，界面層130的厚度可以在從約2nm至約5nm的范圍內(nèi)。鰭32可以具有突出于隔離區(qū)40之上的鰭高度136。在一些實施例中，鰭高度136可以在從約30至約60nm的范圍內(nèi)。鰭32可以具有從一個側(cè)壁表面至另一側(cè)壁表面的鰭寬度138。在一些實施例中，鰭寬度138可以在從約4nm至約10nm的范圍內(nèi)。

圖22示出了形成在第一區(qū)100中的器件的鰭32的溝道的截面圖。圖22示出鰭32，鰭32包括第一介電材料34和再生長層26，從相鄰的隔離區(qū)40之上突出。柵極堆疊件56位于鰭32上和上方并且包括界面層140、柵極介電層142和柵電極144?？梢匀缫陨详P(guān)于圖12討論地形成柵極堆疊件56。在一些實施例中，界面層140的厚度可以在從約5nm至約15nm的范圍內(nèi)。鰭32(在該實例中，例如，再生長層26)可以具有突出于隔離區(qū)40之上和第一介電材料34之上的鰭高度146。在一些實施例中，鰭高度146可以在從約30nm至約60nm的范圍內(nèi)。在一些實施例中，第一介電材 料34可以完全位于隔離區(qū)40的頂面之上或完全位于隔離區(qū)40的頂面之下。鰭32(在該實例中，例如，再生長層26)可以具有從一個側(cè)壁表面至另一側(cè)壁表面的鰭寬度148。在一些實施例中，鰭寬度148可以在從約4nm至約10nm的范圍內(nèi)。

圖23示出了形成在第二區(qū)200中的器件的鰭32的溝道的截面圖。圖23示出鰭32，鰭32包括異質(zhì)外延層38，從相鄰的隔離區(qū)40之上突出。柵極堆疊件56位于鰭32上和上方并且包括界面層150、柵極介電層152和柵電極154。可以如以上關(guān)于圖12討論地形成柵極堆疊件56。在一些實施例中，界面層150的厚度可以在從約5nm至約15nm的范圍內(nèi)。鰭32(在該實例中，例如，異質(zhì)外延層38)可以具有突出于隔離區(qū)40之上和異質(zhì)外延層38與下面的材料之間的界面之上的鰭高度156。在一些實施例中，鰭高度156可以在從約30nm至約60nm的范圍內(nèi)。在一些實施例中，異質(zhì)外延層38可以完全位于隔離區(qū)40的頂面之上或可以部分地延伸在隔離區(qū)40的頂面之下。鰭32(在該實例中，例如，異質(zhì)外延層38)可以具有從一個側(cè)壁表面至另一側(cè)壁表面的鰭寬度158。在一些實施例中，鰭寬度158可以在從約4nm至約10nm的范圍內(nèi)。

一些實施例可以獲得優(yōu)勢。通過在不同區(qū)域(例如，第二區(qū)200和第三區(qū)300)中的鰭的溝道區(qū)中具有不同的材料，當(dāng)對源極/漏極區(qū)實施同時蝕刻時可以控制凹槽輪廓，這可以抵消圖案負載效應(yīng)。這可以有利地在那些不同的區(qū)域中產(chǎn)生不同的鄰近距離。不同的鄰近距離可以在集成電路中產(chǎn)生增大的可靠性。例如，當(dāng)?shù)谌齾^(qū)300是I/Op型器件區(qū)并且第二區(qū)200是核心邏輯p型器件區(qū)時，與第二區(qū)中的核心邏輯p型器件相比，更高的VDD可以用于第三區(qū)300中的I/O p型器件，并且因此，與第二區(qū)200相比，在第三區(qū)300中，增大的鄰近距離可以是有利的。諸如以上描述的一些實施例可以容易和簡單地集成到工藝流程中，并且可以是有成本效益的。

一個實施例是一種器件。該器件包括第一p型晶體管和第二p型晶體管。第一p型晶體管包括位于襯底上的包括第一鰭的第一材料的第一溝道區(qū)。第一p型晶體管包括每個均位于第一材料中的相應(yīng)的第一凹槽中的第一外延源極/漏極區(qū)和第二外延源極/漏極區(qū)。第一溝道區(qū)設(shè)置在第一外延源 極/漏極區(qū)和第二外延源極/漏極區(qū)之間。第一p型晶體管包括位于第一溝道區(qū)上的第一柵極堆疊件。第二p型晶體管包括位于襯底上的包括第二鰭的第二材料的第二溝道區(qū)。第二材料與第一材料不同。第二p型晶體管包括每個均位于第二材料中的相應(yīng)的第二凹槽中的第三外延源極/漏極區(qū)和第四外延源極/漏極區(qū)。第二溝道區(qū)設(shè)置在第三外延源極/漏極區(qū)和第四外延源極/漏極區(qū)之間。第二p型晶體管包括位于第二溝道區(qū)上的第二柵極堆疊件。

在上述器件中，其中，所述第一凹槽的深度大于所述第二凹槽的深度。

在上述器件中，其中，位于所述第二鰭的頂面處的所述第二凹槽的寬度大于位于所述第一鰭的頂面處的所述第一凹槽的寬度。

在上述器件中，其中，每個所述第一外延源極/漏極區(qū)和所述第二外延源極/漏極區(qū)均具有第一鄰近距離，所述第一鄰近距離介于相應(yīng)的所述第一外延源極/漏極區(qū)和所述第二外延源極/漏極區(qū)至所述第一柵極堆疊件的最近表面與所述第一柵極堆疊件的相應(yīng)的最近側(cè)壁的平面之間，并且其中，每個所述第三外延源極/漏極區(qū)和所述第四外延源極/漏極區(qū)均具有第二鄰近距離，所述第二鄰近距離介于相應(yīng)的所述第三外延源極/漏極區(qū)和所述第四外延源極/漏極區(qū)至所述第二柵極堆疊件的最近表面與所述第二柵極堆疊件的相應(yīng)的最近側(cè)壁的平面之間，所述第一鄰近距離大于所述第二鄰近距離。

在上述器件中，其中，所述第一材料是硅鍺，并且所述第二材料是硅。

在上述器件中，其中，每個所述第一外延源極/漏極區(qū)和所述第二外延源極/漏極區(qū)均至少完全填充相應(yīng)的所述第一凹槽，并且其中，每個所述第三外延源極/漏極區(qū)和所述第四外延源極/漏極區(qū)均至少完全填充相應(yīng)的所述第二凹槽。

在上述器件中，其中，所述第一p型晶體管位于所述襯底的核心邏輯區(qū)中，并且所述第二p型晶體管位于所述襯底的輸入/輸出區(qū)中。

在上述器件中，還包括：第一n型晶體管，包括：第三溝道區(qū)，位于所述襯底上并且包括第三鰭的第三材料，所述第三材料是與所述第二材料相同的材料，鰭中的介電材料設(shè)置在所述第三材料和所述襯底之間，第五外延源極/漏極區(qū)和第六外延源極/漏極區(qū)，每個所述第五外延源極/漏極區(qū) 和所述第六外延源極/漏極區(qū)均位于所述第三材料中的相應(yīng)的第三凹槽中，所述第三溝道區(qū)設(shè)置在所述第五外延源極/漏極區(qū)和所述第六外延源極/漏極區(qū)之間，和第三柵極堆疊件，位于所述第三溝道區(qū)上；以及第二n型晶體管，包括：第四溝道區(qū)，位于所述襯底上并且包括第四鰭的第四材料，所述第四材料是與所述第二材料相同的材料，第七外延源極/漏極區(qū)和第八外延源極/漏極區(qū)，每個所述第七外延源極/漏極區(qū)和所述第八外延源極/漏極區(qū)均位于所述第四材料中的相應(yīng)的第四凹槽中，所述第四溝道區(qū)設(shè)置在所述第七外延源極/漏極區(qū)和所述第八外延源極/漏極區(qū)之間，和第四柵極堆疊件，位于所述第四溝道區(qū)上。

另一實施例是一種方法。該方法包括：在襯底上形成第一鰭，第一鰭包括位于襯底上的第一晶體材料；在襯底上形成第二鰭，第二鰭包括位于襯底上的第二晶體材料，第一晶體材料的材料與第二晶體材料的材料不同；在第一鰭的第一晶體材料上形成第一結(jié)構(gòu)以及在第二鰭的第二晶體材料上形成第二結(jié)構(gòu)；沿著第一結(jié)構(gòu)的側(cè)壁形成第一間隔件以及沿著第二結(jié)構(gòu)的側(cè)壁形成第二間隔件；同時蝕刻第一晶體材料以形成位于第一鰭中并且鄰近第一間隔件的第一凹槽，以及蝕刻第二晶體材料以形成位于第二鰭中并且鄰近第二間隔件的第二凹槽，第一凹槽在第一間隔件下方橫向延伸地比第二凹槽在第二間隔件下方橫向延伸地更遠；以及在第一凹槽中外延生長第一外延源極/漏極區(qū)和在第二凹槽中外延生長第二源極/漏極區(qū)。

在上述方法中，其中，位于所述第一鰭的頂面處的所述第一凹槽的寬度小于位于所述第二鰭的頂面處的所述第二凹槽的寬度。

在上述方法中，其中，所述第一凹槽的深度大于所述第二凹槽的深度。

在上述方法中，其中，同時蝕刻包括以第一垂直蝕刻速率蝕刻所述第一晶體材料和以第二垂直蝕刻速率蝕刻所述第二晶體材料，所述第一垂直蝕刻速率大于所述第二垂直蝕刻速率。

在上述方法中，其中，同時蝕刻包括以第一橫向蝕刻速率蝕刻所述第一晶體材料和以第二橫向蝕刻速率蝕刻所述第二晶體材料，所述第一橫向蝕刻速率大于所述第二橫向蝕刻速率。

在上述方法中，其中，同時蝕刻包括各向同性蝕刻組分，所述各向同 性蝕刻組分以比所述第二晶體材料更大的速率蝕刻所述第一晶體材料。

在上述方法中，其中，每個所述第一結(jié)構(gòu)和所述第二結(jié)構(gòu)均為偽柵極堆疊件。

在上述方法中，還包括：去除所述第一結(jié)構(gòu)和所述第二結(jié)構(gòu)；以及在去除所述第一結(jié)構(gòu)的區(qū)域形成第一柵極堆疊件，和在去除所述第二結(jié)構(gòu)的區(qū)域形成第二柵極堆疊件。

在上述方法中，還包括：在所述襯底上形成第三鰭，所述第三鰭包括第三晶體材料和介電材料，所述介電材料位于所述襯底上，所述第三晶體材料位于所述介電材料上；在所述襯底上形成第四鰭，所述第四鰭包括位于所述襯底上的第四晶體材料，所述第二晶體材料、所述第三晶體材料和所述第四晶體材料的相應(yīng)材料是相同的材料；在所述第三鰭的所述第三晶體材料上形成第三結(jié)構(gòu)以及在所述第四鰭的所述第四晶體材料上形成第四結(jié)構(gòu)；沿著所述第三結(jié)構(gòu)的側(cè)壁形成第三間隔件以及沿著所述第四結(jié)構(gòu)的側(cè)壁形成第四間隔件；同時蝕刻所述第三晶體材料以形成位于所述第三鰭中并且鄰近所述第三間隔件的第三凹槽和蝕刻所述第四晶體材料以所述形成位于所述第四鰭中并且鄰近所述第四間隔件的第四凹槽；以及在所述第三凹槽中外延生長第三外延源極/漏極區(qū)和在所述第四凹槽中外延生長第四源極/漏極區(qū)。

在上述方法中，還包括：在所述襯底上形成第三鰭，所述第三鰭包括第三晶體材料和介電材料，所述介電材料位于所述襯底上，所述第三晶體材料位于所述介電材料上；在所述襯底上形成第四鰭，所述第四鰭包括位于所述襯底上的第四晶體材料，所述第二晶體材料、所述第三晶體材料和所述第四晶體材料的相應(yīng)材料是相同的材料；在所述第三鰭的所述第三晶體材料上形成第三結(jié)構(gòu)以及在所述第四鰭的所述第四晶體材料上形成第四結(jié)構(gòu)；沿著所述第三結(jié)構(gòu)的側(cè)壁形成第三間隔件以及沿著所述第四結(jié)構(gòu)的側(cè)壁形成第四間隔件；同時蝕刻所述第三晶體材料以形成位于所述第三鰭中并且鄰近所述第三間隔件的第三凹槽和蝕刻所述第四晶體材料以所述形成位于所述第四鰭中并且鄰近所述第四間隔件的第四凹槽；以及在所述第三凹槽中外延生長第三外延源極/漏極區(qū)和在所述第四凹槽中外延生長第 四源極/漏極區(qū)，其中，所述第三凹槽在所述第三間隔件下方橫向延伸的距離與所述第四凹槽在所述第四間隔件下方橫向延伸的距離相同，位于所述第三鰭的頂面處的所述第三凹槽的寬度小于位于所述第四鰭的頂面處的所述第四凹槽的寬度，并且所述第三凹槽的深度小于所述第四凹槽的深度。

又一實施例是一種方法。該方法包括：在襯底的p型核心邏輯區(qū)中形成第一鰭，第一鰭包括SiGe溝道層；在襯底的p型輸入/輸出(I/O)區(qū)中形成第二鰭，第二鰭包括第一硅溝道層；在第一鰭上形成第一堆疊件和第二堆疊件，以及在第二鰭上形成第三堆疊件和第四堆疊件；在第一堆疊件的側(cè)壁上形成第一間隔件，在第二堆疊件的側(cè)壁上形成第二間隔件，在第三堆疊件的側(cè)壁上形成第三間隔件，以及在第四堆疊件的側(cè)壁上形成第四間隔件，第一間隔件和第二間隔件的相對側(cè)壁限定第一間隔件和第二間隔件之間的第一距離，第三間隔件和第四間隔件的相對側(cè)壁限定第三間隔件和第四間隔件之間的第二距離，第一距離小于第二距離；同時蝕刻第一間隔件和第二間隔件之間的SiGe溝道層以形成第一凹槽和蝕刻第三間隔件和第四間隔件之間的第一硅溝道層以形成第二凹槽，其中，SiGe溝道層以比第一硅溝道層更大的垂直蝕刻速率和更大的橫向蝕刻速率蝕刻，第一凹槽具有比第二凹槽大的深度，第一凹槽在第一間隔件下方橫向延伸的距離比第二凹槽在第三間隔件下方橫向延伸的距離更大；以及在第一凹槽中外延生長第一外延源極/漏極區(qū)和在第二凹槽中外延生長第二源極/漏極區(qū)。

在上述方法中，還包括：在所述襯底的n型核心邏輯區(qū)中形成第三鰭，所述第三鰭包括位于介電材料上的第二硅溝道層；在所述襯底的n型輸入/輸出(I/O)區(qū)中形成第四鰭，所述第四鰭包括第三硅溝道層；在所述第三鰭上形成第五堆疊件和第六堆疊件，以及在所述第四鰭上形成第七堆疊件和第八堆疊件；在所述第五堆疊件的側(cè)壁上形成第五間隔件，在所述第六堆疊件的側(cè)壁上形成第六間隔件，在所述第七堆疊件的側(cè)壁上形成第七間隔件，以及在所述第八堆疊件的側(cè)壁上形成第八間隔件，所述第五間隔件和所述第六間隔件的相對側(cè)壁限定所述第五間隔件和所述第六間隔件之間的第三距離，所述第七間隔件和所述第八間隔件的相對側(cè)壁限定所述第七間隔件和所述第八間隔件之間的第四距離，所述第三距離小于所述第四距 離；同時蝕刻所述第五間隔件和所述第六間隔件之間的所述第二硅溝道層以形成第三凹槽和蝕刻所述第七間隔件和所述第八間隔件之間的所述第三硅溝道層以形成第四凹槽，其中，所述第三硅溝道層以比所述第二硅溝道層更大的垂直蝕刻速率被蝕刻，并且所述第三硅溝道層以與所述第二硅溝道層相同的橫向蝕刻速率被蝕刻，所述第四凹槽具有比所述第三凹槽大的深度，所述第三凹槽和所述第四凹槽分別在所述第五間隔件和所述第七間隔件下方橫向延伸的距離相同；以及在所述第三凹槽中外延生長第三外延源極/漏極區(qū)和在所述第四凹槽中外延生長第四源極/漏極區(qū)。

上面概述了若干實施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。