[相關(guān)申請]

本申請享有以日本專利申請2016-40290號(申請日：2016年3月2日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。

實施方式涉及一種半導(dǎo)體存儲裝置。

背景技術(shù)：

作為非易失性半導(dǎo)體存儲裝置，已知有nand(not-and，與非)型閃速存儲器。

技術(shù)實現(xiàn)要素：

實施方式提供一種能夠抑制非選擇存儲串的讀取干擾的半導(dǎo)體存儲裝置。

實施方式的半導(dǎo)體存儲裝置具備：存儲單元陣列，具備多個存儲串，所述多個存儲串分別具備第1及第2選擇晶體管、以及在所述第1及第2選擇晶體管之間串聯(lián)連接并且積層的多個存儲單元；多條字線，分別連接在所述多個存儲單元；位線，共通連接在所述多個第1選擇晶體管；多個第1擇柵極線，分別連接在所述多個第1選擇晶體管的柵極；多個第2選擇柵極線，分別連接在所述多個第2選擇晶體管的柵極；以及源極線，共通連接在所述多個第2選擇晶體管。在讀取動作中，對所述源極線施加高于接地電壓的第1電壓，在所述讀取動作中，對連接在所選擇的存儲串的第1及第2選擇柵極線，施加將所述第1及第2選擇晶體管設(shè)為接通狀態(tài)的第2電壓。在所述讀取動作的第1期間，對連接在非選擇的存儲串的第1選擇柵極線施加所述第2電壓，在所述讀取動作的繼所述第1期間之后的第2期間，對連接在所述非選擇的存儲串的第1選擇柵極線施加第3電壓，該第3電壓高于所述接地電壓，并且為對所述第1電壓加上所述第1擇晶體管的閾值所得的電壓以下。

附圖說明

圖1是本實施方式的nand型閃速存儲器的框圖。

圖2是存儲單元陣列的框圖。

圖3是存儲單元陣列所含的1個區(qū)塊的電路圖。

圖4是區(qū)塊的一部分區(qū)域的剖視圖。

圖5是說明虛設(shè)單元晶體管的電路圖。

圖6是讀出放大器部及數(shù)據(jù)高速緩沖存儲器的框圖。

圖7是讀出放大器部的電路圖。

圖8是行解碼器的電路圖。

圖9是說明區(qū)塊選擇動作的示意圖。

圖10是說明本實施方式的nand型閃速存儲器的讀取動作的時序圖。

圖11是說明比較例的讀取動作的時序圖。

圖12(a)、(b)是用來說明讀取干擾的示意性能帶圖。

圖13是說明本實施方式的nand型閃速存儲器的讀取動作的時序圖。

圖14是說明比較例的讀取動作的時序圖。

具體實施方式

以下，參照附圖，對實施方式進行說明。

本實施方式的半導(dǎo)體存儲裝置是能夠電改寫數(shù)據(jù)的非易失性半導(dǎo)體存儲器，在以下的實施方式中，作為半導(dǎo)體存儲裝置，列舉nand型閃速存儲器為例進行說明。

[1]nand型閃速存儲器的構(gòu)成

圖1是本實施方式的nand型閃速存儲器10的框圖。nand型閃速存儲器10具備存儲單元陣列11、行解碼器12、列解碼器13、讀出放大器部14、數(shù)據(jù)高速緩沖存儲器(數(shù)據(jù)鎖存電路)15、核心驅(qū)動器16、電壓產(chǎn)生電路17、輸入輸出電路18、地址寄存器19、控制器20及狀態(tài)寄存器21。

存儲單元陣列11具備多個區(qū)塊，多個區(qū)塊分別具備多個存儲單元晶體管(有時也簡稱為存儲單元)。存儲單元晶體管包含能夠電改寫的eeprom(注冊商標(biāo))單元。為了控制施加到存儲單元晶體管的電壓，而在存儲單元陣列11配設(shè)著多條位線、多條字線及源極線。關(guān)于存儲單元陣列11的詳細(xì)情況，將在后文進行敘述。

行解碼器12從地址寄存器19接收區(qū)塊地址信號及行地址信號，基于這些信號，選擇對應(yīng)的區(qū)塊內(nèi)的任一字線。列解碼器13從地址寄存器19接收列地址信號，基于該列地址信號，選擇任一位線。

讀出放大器部14在讀取數(shù)據(jù)時，偵測及放大從存儲單元讀取到位線的數(shù)據(jù)。另外，讀出放大器部14在寫入數(shù)據(jù)時，將寫入數(shù)據(jù)傳送到位線。對存儲單元陣列11讀取數(shù)據(jù)及寫入數(shù)據(jù)是以多個存儲單元為單位而進行，該單位成為頁。

數(shù)據(jù)高速緩沖存儲器15以頁單位保存數(shù)據(jù)。數(shù)據(jù)高速緩沖存儲器15在讀取數(shù)據(jù)時，暫時保存從讀出放大器部14以頁單位傳送的數(shù)據(jù)，并將其串行地向輸入輸出電路18傳送。另外，數(shù)據(jù)高速緩沖存儲器15在寫入數(shù)據(jù)時，暫時保存從輸入輸出電路18串行地傳送的數(shù)據(jù)，并將其以頁單位向讀出放大器部14傳送。

核心驅(qū)動器16將數(shù)據(jù)的寫入、讀取及刪除所需的電壓供給到行解碼器12、讀出放大器部14及未圖示的源極線驅(qū)動器等。通過核心驅(qū)動器16供給的電壓經(jīng)由行解碼器12、讀出放大器部14及源極線驅(qū)動器施加到存儲單元(具體來說，為字線、選擇柵極線、位線及源極線)。

電壓產(chǎn)生電路17產(chǎn)生各動作所需的內(nèi)部電壓(例如將電源電壓升壓后所得的電壓)，將這些內(nèi)部電壓供給到核心驅(qū)動器16。

控制器20控制nand型閃速存儲器10的整體動作。控制器20從外部的主機裝置(未圖示)接收各種外部控制信號，例如芯片使能信號cen、地址鎖存使能信號ale、指令鎖存使能信號cle、寫入使能信號wen及讀取使能信號ren。信號名所附的“n”表示低態(tài)有效(activelow)。

控制器20基于這些外部控制信號，識別從輸入輸出端子i/o供給的地址add及指令cmd。然后，控制器20將地址add經(jīng)由地址寄存器19傳送到列解碼器13及行解碼器12。另外，控制器20對指令cmd進行解碼?？刂破?0根據(jù)外部控制信號及指令cmd，進行數(shù)據(jù)的讀取、寫入、及刪除的各序列控制。另外，控制器20為了將nand型閃速存儲器10的動作狀態(tài)通知到主機裝置，而輸出待命/忙碌信號r/bn。主機裝置通過接收待命/忙碌信號r/bn，能夠獲知nand型閃速存儲器10的狀態(tài)。

輸入輸出電路18在與主機裝置之間，經(jīng)由nand總線進行數(shù)據(jù)(包含指令cmd、地址add及數(shù)據(jù))的收發(fā)。

例如在電源接通時，狀態(tài)寄存器21暫時保存從存儲單元陣列11的rom用戶空間文件系統(tǒng)(filesysteminuserspace，fuse)讀取的管理數(shù)據(jù)。另外，狀態(tài)寄存器21暫時保存存儲單元陣列11的動作所需的各種數(shù)據(jù)。狀態(tài)寄存器21例如包含sram(staticrandomaccessmemory，靜態(tài)隨機存取存儲器)。

[1-1]存儲單元陣列11的構(gòu)成

圖2是存儲單元陣列11的框圖。存儲單元陣列11具備多個區(qū)塊blk(blk0、blk1、blk2、……)。多個區(qū)塊blk分別具備多個串單元su(su0、su1、su2、……)。多個串單元su分別具備多個nand串22。存儲單元陣列11內(nèi)的區(qū)塊數(shù)、1個區(qū)塊blk內(nèi)的串單元數(shù)及1個串單元su內(nèi)的nand串?dāng)?shù)可分別任意地設(shè)定。

圖3是存儲單元陣列11所含的1個區(qū)塊blk的電路圖。多個nand串22分別具備多個存儲單元晶體管mt及2個選擇晶體管st1、st2。在本說明書中，有時也將存儲單元晶體管稱為存儲單元或單元。圖3表示nand串22具備8個存儲單元晶體管mt(mt0～mt7)的構(gòu)成例，但nand串22所具備的存儲單元晶體管mt的數(shù)量可任意地設(shè)定。存儲單元晶體管mt具備包含控制柵極及電荷儲存層的積層?xùn)艠O，將數(shù)據(jù)非易失地存儲。存儲單元晶體管mt能夠以存儲1比特數(shù)據(jù)(二進制)的方式構(gòu)成，也能夠以存儲2比特以上的數(shù)據(jù)(或三進制以上)的方式構(gòu)成。

多個存儲單元晶體管mt以它們的電流路徑串聯(lián)連接的方式配置在選擇晶體管st1、st2之間。該串聯(lián)連接的一端側(cè)的存儲單元晶體管mt的電流路徑連接在選擇晶體管st1的電流路徑的一端，另一端側(cè)的存儲單元晶體管mt的電流路徑連接在選擇晶體管st2的電流路徑的一端。

串單元su0所含的多個選擇晶體管st1的柵極共通連接在選擇柵極線sgd0，同樣地，在串單元su1～su3分別連接選擇柵極線sgd1～sgd3。串單元su0所含的多個選擇晶體管st2的柵極共通連接在選擇柵極線sgs0，同樣地，在串單元su1～su3分別連接選擇柵極線sgs1～sgs3。此外，處于同一區(qū)塊blk內(nèi)的多個選擇晶體管st2的柵極也可以共通連接在同一選擇柵極線sgs。處于同一區(qū)塊blk內(nèi)的存儲單元晶體管mt0～mt7的控制柵極分別連接在字線wl0～wl7。

在存儲單元陣列11內(nèi)呈矩陣狀配置的nand串22中處于同一列的多個nand串22的選擇晶體管st1的電流路徑的另一端共通連接在位線bl0～bl(m－1)中的任一條?！癿”為1以上的整數(shù)。也就是說，1條位線bl在多個區(qū)塊blk間將處于同一列的nand串22共通連接。同一區(qū)塊blk所含的多個選擇晶體管st2的電流路徑的另一端共通連接在源極線sl。源極線sl例如在多個區(qū)塊間將多個nand串22共通連接。

處于同一區(qū)塊blk內(nèi)的多個存儲單元晶體管mt的數(shù)據(jù)例如被統(tǒng)括地刪除。數(shù)據(jù)的讀取及寫入是針對共通連接在配設(shè)于1個區(qū)塊blk的1條字線wl的多個存儲單元晶體管mt而統(tǒng)括地進行。將該數(shù)據(jù)單位稱為頁。

圖4是區(qū)塊blk的一部分區(qū)域的剖視圖。在p型阱區(qū)域30上形成著多個nand串22。也就是說，在阱區(qū)域30上，依次積層著作為選擇柵極線sgs而發(fā)揮功能的例如4層配線層31、作為字線wl0～wl7而發(fā)揮功能的8層配線層32、及作為選擇柵極線sgd而發(fā)揮功能的例如4層配線層33。在所積層的配線層間形成著未圖示的絕緣膜。

然后，形成貫通這些配線層31、32、33而到達(dá)阱區(qū)域30的存儲孔34，在存儲孔34內(nèi)形成著柱狀的半導(dǎo)體層35。在半導(dǎo)體層35的側(cè)面，依次形成著柵極絕緣膜36、電荷儲存層(絕緣膜)37及區(qū)塊絕緣膜38。由此形成存儲單元晶體管mt及選擇晶體管st1、st2。半導(dǎo)體層35作為nand串22的電流路徑而發(fā)揮功能，成為供形成各晶體管的信道的區(qū)域。半導(dǎo)體層35的上端連接在作為位線bl而發(fā)揮功能的金屬配線層39。

在阱區(qū)域30的表面區(qū)域內(nèi)形成著n⁺型雜質(zhì)擴散層40。在擴散層40上形成著接觸插塞41，接觸插塞41連接在作為源極線sl而發(fā)揮功能的金屬配線層42。進而，在阱區(qū)域30的表面區(qū)域內(nèi)形成著p⁺型雜質(zhì)擴散層43。在擴散層43上形成接觸插塞44，接觸插塞44連接在作為阱配線cpwell而發(fā)揮功能的金屬配線層45。阱配線cpwell是用來經(jīng)由阱區(qū)域30對半導(dǎo)體層35施加電位的配線。

以上的構(gòu)成在圖4所記載的紙面的深度方向上排列多個，由在深度方向上排列的多個nand串22的集合形成串單元su。

此外，nand串22也可以具備虛設(shè)單元晶體管。圖5是說明虛設(shè)單元晶體管的電路圖。

在選擇晶體管st2與存儲單元晶體管mt0之間，例如串聯(lián)連接著2個虛設(shè)單元晶體管dt0、dt1。在存儲單元晶體管mt7與選擇晶體管st1之間，例如串聯(lián)連接著2個虛設(shè)單元晶體管dt2、dt3。在虛設(shè)單元晶體管dt0～dt3的柵極分別連接著虛設(shè)字線dwl0～dwl3。虛設(shè)單元晶體管的構(gòu)造與存儲單元晶體管相同。虛設(shè)單元晶體管并非用來存儲數(shù)據(jù)，而具有如下功能，即，在寫入脈沖施加動作或刪除脈沖施加動作中，緩和存儲單元晶體管或選擇晶體管所受到的干擾。

關(guān)于存儲單元陣列的構(gòu)成，例如在2009年3月19日提出申請的名為“三維積層非易失性半導(dǎo)體存儲器”的美國專利申請12/407,403號中有所記載。另外，2009年3月18日提出申請的名為“三維積層非易失性半導(dǎo)體存儲器”的美國專利申請12/406,524號、2010年3月25日提出申請的名為“非易失性半導(dǎo)體存儲裝置及其制造方法”的美國專利申請12/679,991號、2009年3月23日提出申請的名為“半導(dǎo)體存儲器及其制造方法”的美國專利申請12/532,030號中有所記載。這些專利申請整體通過參照而被引用在本申請的說明書中。

另外，數(shù)據(jù)的刪除能夠以區(qū)塊blk單位或小于區(qū)塊blk的單位進行。關(guān)于刪除方法，例如在2011年9月18日提出申請的名為“nonvolatilesemiconductormemorydevice”的美國專利申請13/235,389號中有所記載。另外，在2010年1月27日提出申請的名為“non-volatilesemiconductorstoragedevice”的美國專利申請12/694,690號中有所記載。進而，在2012年5月30日提出申請的名為“nonvolatilesemiconductormemorydeviceanddataerasemethodthereof”的美國專利申請13/483,610號中有所記載。這些專利申請的整體通過參照而被引用在本申請的說明書中。

[1-2]讀出放大器部14及數(shù)據(jù)高速緩沖存儲器15的構(gòu)成

接下來，對讀出放大器部14及數(shù)據(jù)高速緩沖存儲器15的構(gòu)成進行說明。圖6是讀出放大器部14及數(shù)據(jù)高速緩沖存儲器15的框圖。

數(shù)據(jù)高速緩沖存儲器15例如具備3個高速緩沖存儲器adl、bdl、xdl。數(shù)據(jù)高速緩沖存儲器15所含的高速緩沖存儲器的數(shù)量根據(jù)1個存儲單元所存儲的比特數(shù)而適當(dāng)設(shè)定。

高速緩沖存儲器adl、bdl、xdl能夠暫時存儲數(shù)據(jù)。高速緩沖存儲器xdl配置在最靠近io焊盤(iopad)的位置，并且經(jīng)由雙向總線yio而連接在輸入輸出電路18。高速緩沖存儲器xdl經(jīng)由內(nèi)部總線lbus連接在讀出放大器部14及高速緩沖存儲器adl、bdl。存儲在高速緩沖存儲器xdl的寫入數(shù)據(jù)等能夠經(jīng)由內(nèi)部總線lbus而復(fù)制及傳送到高速緩沖存儲器adl、bdl。高速緩沖存儲器adl、bdl的物理位置并無限制，可適當(dāng)配置。

讀出放大器部(s/a)14具備在讀取時用來保存其結(jié)果的高速緩沖存儲器(讀出放大器高速緩沖存儲器)sdl。存儲在高速緩沖存儲器sdl的讀取數(shù)據(jù)等可經(jīng)由內(nèi)部總線lbus而復(fù)制及傳送到高速緩沖存儲器adl、bdl。

讀出放大器部14經(jīng)由位線bl連接在存儲單元，具有相當(dāng)于能夠統(tǒng)括地讀取的單位(例如32千字節(jié))的容量。具體來說，在統(tǒng)括地讀取32千字節(jié)的情況下，位線bl被準(zhǔn)備32768字節(jié)、也就是262144比特的量，高速緩沖存儲器sdl、adl、bdl、xdl的每一個也被配置相同數(shù)量。

[1-3]讀出放大器部14的具體構(gòu)成

接下來，對讀出放大器部14的構(gòu)成進行說明。圖7是讀出放大器部14的電路圖。

讀出放大器部14具備多個n信道m(xù)os晶體管(以下稱為nmos)51～57、多個p信道m(xù)os晶體管(以下稱為pmos)58、59、傳送閘極60、61、高速緩沖存儲器(數(shù)據(jù)鎖存電路)sdl及電容器63。高速緩沖存儲器sdl例如由時控反相器電路62a、62b構(gòu)成。

nmos51的電流路徑的一端連接在被供給電源電壓vdd的節(jié)點。nmos51的電流路徑的另一端經(jīng)由傳送閘極60、nmos54、傳送閘極61而接地(連接在被供給接地電壓vss的節(jié)點)。在nmos54與傳送閘極61的連接節(jié)點連接nmos55的電流路徑的一端。該nmos55的另一端連接在配置于存儲單元陣列11的位線bl。在nmos51并聯(lián)連接nmos52、53的串聯(lián)電路。

pmos58的電流路徑的一端連接在被供給電源電壓vdd的節(jié)點。pmos58的電流路徑的另一端經(jīng)由pmos59連接在構(gòu)成高速緩沖存儲器sdl的反相器電路62a的輸入端子，并且經(jīng)由nmos56而接地。與該反相器電路62a交叉耦合的時控反相器電路62b的輸入端子經(jīng)由nmos57連接在內(nèi)部總線lbus。pmos59的柵極經(jīng)由讀出節(jié)點sen而連接在nmos52與nmos53的連接節(jié)點及電容器63的一端。對電容器63的另一端供給時鐘信號clk。

如下所述，控制器20對讀出放大器部14內(nèi)供給各種控制信號(例如信號blx、blc、bls、hll、xxl、stb、rst、nco)。

對nmos51的柵極供給信號blx。對構(gòu)成傳送閘極60的nmos的柵極，供給構(gòu)成高速緩沖存儲器sdl的反相器電路62a的輸出端子的信號lat。對構(gòu)成傳送閘極60的pmos的柵極，供給反相器電路62a的輸入端子的信號inv。對nmos54的柵極供給信號blc。對nmos55的柵極供給信號bls。

對構(gòu)成傳送閘極61的nmos的柵極供給信號inv。對構(gòu)成傳送閘極61的pmos的柵極供給信號lat。

對nmos52的柵極供給信號hll。對nmos53的柵極供給信號xxl。對pmos58的柵極供給信號stb。對nmos56的柵極供給重置信號rst。對nmos57的柵極供給信號nco。

接下來，對所述讀出放大器部14中的寫入動作、讀取動作及寫入驗證動作進行概略性說明。

(寫入動作)

在對存儲單元寫入數(shù)據(jù)的情況下，控制器20產(chǎn)生如下控制信號。首先，控制器20將信號stb設(shè)為高電平(以下記作“h”電平)，將重置信號rst暫時設(shè)為“h”電平，重置高速緩沖存儲器sdl。由此，高速緩沖存儲器sdl的信號lat成為“h”電平，信號inv成為低電平(以下記作“l(fā)”電平)。

之后，控制器20將信號nco設(shè)為“h”電平。由此，從內(nèi)部總線lbus將數(shù)據(jù)取入到高速緩沖存儲器sdl。在該數(shù)據(jù)為表示寫入的“l(fā)”電平(“0”)的情況下，信號lat成為“l(fā)”電平，信號inv成為“h”電平。另外，在數(shù)據(jù)為表示非寫入的“h”電平(“1”)的情況下，高速緩沖存儲器sdl的數(shù)據(jù)不變，信號lat保持“h”電平，信號inv保持“l(fā)”電平。

接著，控制器20將信號blx、blc、bls設(shè)為“h”電平。于是，在寫入的情況下，也就是在高速緩沖存儲器sdl的信號lat為“l(fā)”電平，信號inv為“h”電平的情況下，傳送閘極60斷開，傳送閘極61接通，位線bl成為接地電壓vss。在該狀態(tài)下，如果字線成為編程電壓vpgm，那么對存儲單元寫入數(shù)據(jù)。

另一方面，在非寫入的情況下，也就是在高速緩沖存儲器sdl的信號lat為“h”電平，信號inv為“l(fā)”電平的情況下，傳送閘極60接通，傳送閘極61斷開，所以位線bl被充電成為電源電壓vdd。此處，在字線成為編程電壓vpgm的情況下，存儲單元的信道被升壓為高電位，所以不對存儲單元寫入數(shù)據(jù)。

(讀取動作及寫入驗證動作)

在從存儲單元讀取數(shù)據(jù)的情況下，控制器20產(chǎn)生如下控制信號。首先，控制器20將重置信號rst暫時設(shè)為“h”電平，重置高速緩沖存儲器sdl。由此，高速緩沖存儲器sdl的信號lat成為“h”電平，信號inv成為“l(fā)”電平。

之后，控制器20將信號bls、blc、blx、hll、xxl設(shè)為特定的電壓。由此，位線bl被充電，并且電容器63的節(jié)點sen被充電成為電源電壓vdd。此處，在存儲單元的閾值電壓高于讀取電平的情況下，存儲單元為斷開狀態(tài)，位線bl保持為“h”電平。也就是說，節(jié)點sen保持為“h”電平。另外，在存儲單元的閾值電壓低于讀取電平的情況下，存儲單元成為接通狀態(tài)，位線bl的電荷被放電。因此，位線bl成為“l(fā)”電平。由此，節(jié)點sen也成為“l(fā)”電平。

接著，控制器20將信號stb設(shè)為“l(fā)”電平。于是，在存儲單元接通的情況下，因為節(jié)點sen為“l(fā)”電平，所以pmos59接通。由此，高速緩沖存儲器sdl的信號inv成為“h”電平，信號lat成為“l(fā)”電平。另一方面，在存儲單元斷開的情況下，因為節(jié)點sen為“h”電平，所以pmos59斷開。由此，高速緩沖存儲器sdl的信號inv保持為“l(fā)”電平，信號lat保持為“h”電平。

之后，控制器20將信號nco設(shè)為“h”電平。于是，nmos57接通，高速緩沖存儲器sdl的數(shù)據(jù)被向內(nèi)部總線lbus傳送。

另外，在寫入動作后，進行驗證存儲單元的閾值電壓的寫入驗證動作。該寫入驗證動作與所述讀取動作相同。

[1-4]行解碼器12的構(gòu)成

接下來，對行解碼器12的構(gòu)成進行說明。圖8是行解碼器12的電路圖。行解碼器12具備區(qū)塊解碼器70及多個傳送柵極。

區(qū)塊解碼器70具備nand柵極70a及反相器電路70b。對nand柵極70a的第1輸入端子(高態(tài)有效(activehigh))輸入信號rdecad，對nand柵極70a的第2輸入端子(低態(tài)有效)輸入信號badblk。

信號rdecad是在對應(yīng)的區(qū)塊為選擇區(qū)塊的情況下成為“h”電平，在對應(yīng)的區(qū)塊為非選擇區(qū)塊的情況下成為“l(fā)”電平的信號。信號badbkl是在對應(yīng)的區(qū)塊為不良區(qū)塊(壞塊)的情況下成為“h”電平的信號。

nand柵極70a輸出信號blksel。nand柵極70a的輸出端子連接在反相器電路70b的輸入端子。反相器電路70b輸出信號blkseln。

行解碼器12具備傳送柵極71(71-0～71-3)、72(72-0～72-3)、73、74(74-0～74-3)、75、76。這些傳送柵極由高耐壓用n信道m(xù)os晶體管構(gòu)成。

mos晶體管71、72用來對選擇柵極線sgd傳送電壓。mos晶體管71-0～71-3的電流路徑的一端分別連接在選擇柵極線sgd0～sgd3，另一端分別連接在信號線sgdi0～sgdi3，對柵極共通地供給信號blksel。

mos晶體管72-0～72-3的電流路徑的一端分別連接在選擇柵極線sgd0～sgd3，另一端共通連接在信號線usgdi，對柵極共通地供給信號blkseln。

mos晶體管73用來對字線wl傳送電壓。mos晶體管72的電流路徑的一端連接在對應(yīng)的字線wl，另一端連接在對應(yīng)的信號線cg，對柵極供給信號blksel。此外，圖8中只圖示了1個mos晶體管73，但要準(zhǔn)備相當(dāng)于字線wl的條數(shù)的量的mos晶體管73。

mos晶體管74用來對選擇柵極線sgs傳送電壓。mos晶體管74-0～74-3的電流路徑的一端分別連接在選擇柵極線sgs0～sgs3，另一端分別連接在信號線sgsi0～sgsi3，對柵極共通地供給信號blksel。

mos晶體管75、76用來對選擇柵極線sgsb傳送電壓。雖然圖3中省略圖示，但選擇柵極線sgsb(及與其連接的選擇晶體管)配置在nand串22的最下層，具有降低nand串22的源極側(cè)的電阻的功能，用來對非選擇區(qū)塊傳送特定的電壓。

mos晶體管75的電流路徑的一端連接在選擇柵極線sgsb，另一端連接在信號線sgsbi，對柵極供給信號blksel。mos晶體管76的電流路徑的一端連接在選擇柵極線sgsb，另一端連接在信號線usgsi，對柵極供給信號blkseln。

選擇柵極線sgsb連接在源極側(cè)的多個選擇晶體管中的最下層的選擇晶體管。選擇柵極線sgsb(及與其連接的選擇晶體管)具有降低nand串22(具體來說，為柱狀的半導(dǎo)體層35)的電阻的功能。在選擇區(qū)塊中，連接在選擇柵極線sgsb的選擇晶體管被接通。寫入動作、讀取動作及刪除動作中的nand串22的電壓設(shè)定是使用選擇柵極線sgs而進行。

信號線sgdi0～sgdi3、usgdi、cg、sgsi0～sgsi3、sgsbi、usgsi連接在核心驅(qū)動器16。

[2]nand型閃速存儲器10的動作

首先，對區(qū)塊選擇動作進行說明。圖9是說明區(qū)塊選擇動作的示意圖。

在選擇區(qū)塊中，mos晶體管71、73、74、75成為接通狀態(tài)，mos晶體管72、76成為斷開狀態(tài)。因此，在選擇區(qū)塊中，選擇柵極線sgd連接在信號線sgdi，選擇柵極線sgs連接在信號線sgsi，選擇柵極線sgsb連接在信號線sgsbi，字線wl連接在信號線cg。

進而，在三維積層nand型閃速存儲器10中能夠選擇選擇區(qū)塊內(nèi)的1個串單元。如圖9所示，作為一例，在只選擇選擇區(qū)塊內(nèi)的串單元su0的情況下，核心驅(qū)動器16對選擇柵極線sgd0施加使選擇晶體管st1為接通狀態(tài)的電壓sgd_sel，對選擇柵極線sgs0、sgsb施加使選擇晶體管st2為接通狀態(tài)的電壓sgs_sel。另外，核心驅(qū)動器16對選擇柵極線sgd1～sgd3施加使選擇晶體管st1為斷開狀態(tài)的電壓sgd_usel，對選擇柵極線sgs1～sgs3施加使選擇晶體管st2為斷開狀態(tài)的電壓sgs_usel。對字線wl施加下述電壓vread或電壓vcgrv。

另一方面，在非選擇區(qū)塊中，mos晶體管71、73、74、75成為斷開狀態(tài)，mos晶體管72、76成為接通狀態(tài)。因此，在非選擇區(qū)塊中，選擇柵極線sgd連接在信號線usgdi，選擇柵極線sgsb連接在信號線usgsi。字線wl及選擇柵極線sgs成為浮動狀態(tài)。核心驅(qū)動器16對選擇柵極線sgd0～sgd3施加使選擇晶體管st1為斷開狀態(tài)的電壓usgd，對選擇柵極線sgsb施加使選擇晶體管st2為斷開狀態(tài)的電壓usgs。

此外，像所述那樣，連接在處于同一區(qū)塊blk內(nèi)的多個選擇晶體管st2的選擇柵極線sgs也可以為共通。該情況下，選擇柵極線sgs＜3：0＞作為共通的選擇柵極線sgs被配線。

這樣一來，在三維積層nand型閃速存儲器中，在選擇區(qū)塊內(nèi)存在選擇nand串及非選擇nand串。因此，會發(fā)生二維(平面)nand型閃速存儲器中不存在的固有的讀取干擾。在本實施方式中，主旨在于抑制在非選擇nand串中，sgd旁邊的存儲單元(或虛設(shè)單元)的熱載流子注入引起的讀取干擾。

以下，分為abl(all-bit-line，全位線)方式與位線屏蔽方式，對讀取動作進行說明。abl方式是從全部位線同時讀取數(shù)據(jù)的方式。位線屏蔽方式是從偶數(shù)位線及奇數(shù)位線個別地讀取數(shù)據(jù)的方式。非讀取對象的位線設(shè)定為接地電壓vss，作為屏蔽線而發(fā)揮功能。

[2-1]abl方式的動作

圖10是說明abl方式中的nand型閃速存儲器10的讀取動作的時序圖。此外，在圖10中，時刻t1～t2的期間是用來降低升壓后的信道電壓的讀取準(zhǔn)備期間，時刻t2～t3的期間是預(yù)充電期間，時刻t3～t4的期間是用來判定存儲單元的數(shù)據(jù)的讀取期間。

在時刻t1，控制器20對位線bl施加接地電壓vss(＝0v)或電壓vsrc，對源極線施加電壓vsrc。電壓vsrc滿足“vss＜vsrc＜vdd”?？刂破?0對選擇字線wl施加讀取電壓vcgrv，對非選擇字線wl施加讀取通過電壓vread。讀取電壓vcgrv是用來判定讀取對象的存儲單元的閾值、也就是存儲單元的數(shù)據(jù)的電壓。讀取通過電壓vread是與存儲單元的保存數(shù)據(jù)無關(guān)地將存儲單元設(shè)為接通狀態(tài)的電壓。此外，在圖10中，通過與非選擇字線wl的耦合，使選擇字線wl的電壓暫時大于讀取電壓vcgrv。

另外，控制器20對選擇sgd(所選擇的選擇柵極線sgd)、非選擇sgd(非選擇的選擇柵極線sgd)、選擇sgs(所選擇的選擇柵極線sgs)、非選擇sgs(非選擇的選擇柵極線sgs)施加電壓vsg。電壓vsg是使選擇晶體管st1、st2為接通狀態(tài)的電壓，例如6v左右。也就是說，在本實施方式中，在非選擇nand串中，選擇晶體管st1被暫時接通。

在選擇區(qū)塊的非選擇nand串中，如果在連接在選擇字線wl的存儲單元處于切斷狀態(tài)時，選擇晶體管st1保持?jǐn)嚅_的狀態(tài)，那么在非選擇字線wl上升到讀取通過電壓vread時，漏極側(cè)信道被升壓，選擇字線wl旁邊的存儲單元會因熱載流子注入引起的讀取干擾而閾值上升。因此，為了降低升壓后的信道的電壓，通過在使非選擇字線wl上升到讀取通過電壓vread時，使非選擇nand串的選擇晶體管st1暫時接通，而能夠抑制選擇字線wl旁邊的存儲單元中的熱載流子注入引起的讀取干擾。

在非選擇區(qū)塊中，對選擇柵極線sgd、sgs施加接地電壓vss或電壓vsrc。

接著，在時刻t2，控制器20對位線bl施加預(yù)充電電壓vpre。預(yù)充電電壓vpre是用來在從存儲單元讀取數(shù)據(jù)之前對位線bl預(yù)充電的電壓，例如為“vsrc+0.5v”左右。

接著，控制器20對非選擇sgd施加電壓vsrc。由此，在非選擇nand串中，選擇晶體管st1斷開。該情況下，非選擇sgd設(shè)定為與源極線sl相同的電壓vsrc，所以能夠?qū)⑦x擇晶體管st1斷開，并且減小與相鄰字線的電壓差。

此外，在時刻t2施加到非選擇sgd的電壓并不限定于與源極線相同的電壓vsrc，只要為使選擇晶體管st1斷開的電壓即可。也就是說，在時刻t2施加到非選擇sgd的電壓只要高于接地電壓vss，并且為“對源極線的電壓vsrc加上選擇晶體管st1的閾值所得的電壓”以下即可。

接著，在時刻t3，讀出放大器部14通過判定位線的電流，而讀取存儲單元的數(shù)據(jù)。之后，在時刻t4，將各種配線的電壓重置。

此外，也可以在時刻t1～t2的期間，使全部位線bl為浮動狀態(tài)。該情況下，也能夠?qū)崿F(xiàn)所述相同的動作，并且與所述將位線bl設(shè)為電壓vsrc的情況相比，能夠降低消耗電力。

(比較例)

圖11是說明比較例的讀取動作的時序圖。在比較例中，在時刻t2，控制器20對非選擇sgd施加接地電壓vss。由此，在非選擇nand串中，選擇晶體管st1斷開。在比較例中，非選擇sgd與和其相鄰的字線的電壓差變大。

圖12是用來說明讀取干擾的示意性能帶圖。圖12(a)表示比較例，圖12(b)表示本實施方式。

例如，存儲單元的閾值vt＝2v，選擇晶體管st1的閾值vt＝3.5v，vread＝8v，vsrc＝1v，vpre＝1.5v(或1v)。例如，因施加到非選擇字線wl6、wl7的讀取通過電壓vread，而導(dǎo)致信道被升壓到4v左右。

在比較例中，對選擇柵極線sgd施加0v，選擇晶體管st1的信道為-3.5v左右。相對于此，在本實施方式中，對選擇柵極線sgd施加電壓vsrc(＝1v)，選擇晶體管st1的信道為-2.5v左右。由此，在本實施方式中，在選擇柵極線sgd與和其相鄰的字線wl7之間，信道的電壓差降低，讀取干擾被緩和。

[2-2]位線屏蔽方式的動作

圖13是說明位線屏蔽方式中的nand型閃速存儲器10的讀取動作的時序圖。在位線屏蔽方式中，在從偶數(shù)位線讀取數(shù)據(jù)的情況下，對奇數(shù)位線施加接地電壓vss，另一方面，在從奇數(shù)位線讀取數(shù)據(jù)的情況下，對偶數(shù)位線施加接地電壓vss。以下，只對與abl方式不同的動作進行說明。

在時刻t2，控制器20對選擇sgs及非選擇sgs施加電壓vsrc。于是，在選擇nand串及非選擇nand串中，選擇晶體管st2斷開。由此，nand串中不會流動電流，所以能夠通過電壓vpre確實地對位線bl充電。

此外，在時刻t2施加到sgs的電壓并不限定于與源極線相同的電壓vsrc，只要為將選擇晶體管st2切斷的電壓即可。也就是說，在時刻t2施加到sgs的電壓只要高于接地電壓vss，并且為“對源極線的電壓vsrc加上選擇晶體管st2的閾值所得的電壓”以下即可。

在時刻t3，控制器20對sgs施加電壓vsg。之后，讀出放大器部14通過判定位線的電壓，而讀取存儲單元的數(shù)據(jù)。

(比較例)

圖14是說明比較例的讀取動作的時序圖。在比較例中，在時刻t2，控制器20對非選擇sgd、選擇sgs及非選擇sgs施加接地電壓vss。由此，在非選擇nand串中，選擇晶體管st1斷開。另外，在選擇nand串及非選擇nand串中，選擇晶體管st2斷開。

與abl方式的情況同樣地，在比較例中，非選擇sgd與和其相鄰的字線的電壓差變大。另一方面，在本實施方式中，在選擇柵極線sgd與和其相鄰的字線wl之間，信道的電壓差降低，讀取干擾被緩和。

[3]實施方式的效果

例如，在選擇柵極線sgd旁邊配置著虛設(shè)單元(存儲單元也相同)。選擇柵極線sgd旁邊的虛設(shè)單元受到讀取干擾的次數(shù)與通常的存儲單元相比，多相當(dāng)于字線wl數(shù)量的量，所以即便通常的存儲單元的干擾處于允許范圍內(nèi)，虛設(shè)單元也會更受到干擾。如果虛設(shè)單元的閾值上升到影響單元電流(在讀取時流過nand串的電流)的級別，那么會對讀取動作產(chǎn)生影響。

在本實施方式中，在例如將源極線sl偏壓到1v左右的正電壓vsrc而非接地電壓vss那樣的negativesense動作中，對非選擇nand串的選擇柵極線sgd施加例如與施加到源極線sl的電壓相同的電壓vsrc。由此，在選擇柵極線sgd與和其相鄰的虛設(shè)字線wl之間，信道的電壓差降低。其結(jié)果，能夠抑制選擇柵極線sgd旁邊的虛設(shè)單元(或存儲單元)中的熱載流子注入引起的讀取干擾。

(變化例)

在1個存儲單元晶體管mt保存2比特數(shù)據(jù)的情況下，其閾值電壓根據(jù)保存數(shù)據(jù)而取用4種電平中的任一種。在將4種電平由低到高依次設(shè)為刪除電平、a電平、b電平及c電平的情況下，在a電平的讀取動作時施加到選擇字線的電壓例如為0v～0.55v之間。并不限定于此，也可以為0.1v～0.24v、0.21v～0.31v、0.31v～0.4v、0.4v～0.5v、0.5v～0.55v等任一個之間。在b電平的讀取時施加到選擇字線的電壓例如為1.5v～2.3v之間。并不限定于此，也可以為1.65v～1.8v、1.8v～1.95v、1.95v～2.1v、2.1v～2.3v等任一個之間。在c電平的讀取動作時施加到選擇字線的電壓例如為3.0v～4.0v之間。并不限定于此，也可以為3.0v～3.2v、3.2v～3.4v、3.4v～3.5v、3.5v～3.6v、3.6v～4.0v等任一個之間。作為讀取動作的時間(tr)，例如也可以為25μs～38μs、38μs～70μs、70μs～80μs等任一個之間。

寫入動作包含編程及編程驗證。在寫入動作中，最初施加到在編程時選擇的字線的電壓例如為13.7v～14.3v之間。并不限定于此，例如也可以為13.7v～14.0v、14.0v～14.6v等任一個之間。也可以使大于第奇數(shù)條字線進行寫入時最初施加到所選擇的字線的電壓、與對第偶數(shù)條字線進行寫入時最初施加到所選擇的字線的電壓不同。在將編程動作設(shè)為ispp方式(incrementalsteppulseprogram，增量步進脈沖編程)時，作為上升的電壓，例如可列舉0.5v左右。作為施加到非選擇的字線的電壓，例如可以為6.0v～7.3v之間。并不限定于此，例如也可以為7.3v～8.4v之間，也可以為6.0v以下。也可以根據(jù)非選擇的字線是第奇數(shù)條字線還是第偶數(shù)條字線，而使所施加的通過電壓不同。作為寫入動作的時間(tprog)，例如可以為1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之間。

在刪除動作中，最初施加到配置在半導(dǎo)體襯底上部并且在上方配置著存儲單元的阱的電壓例如為12v～13.6v之間。并不限定于此，例如也可以為13.6v～14.8v、14.8v～19.0v、19.0v～19.8v、19.8v～21v等任一個之間。作為刪除動作的時間(terase)，例如可以為3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之間。

另外，存儲單元例如也可以為如下構(gòu)造。存儲單元在硅襯底等半導(dǎo)體襯底上具有介隔膜厚為4nm～10nm的隧道絕緣膜而配置的電荷儲存膜。該電荷儲存膜可設(shè)定為膜厚為2nm～3nm的氮化硅(sin)膜或氮氧化硅(sion)膜等絕緣膜與膜厚為3nm～8nm的多晶硅(poly-si)膜的積層構(gòu)造。也可以在多晶硅膜中添加釕(ru)等金屬。存儲單元在電荷儲存膜之上具有絕緣膜。該絕緣膜具有例如被膜厚為3nm～10nm的下層high-k膜與膜厚為3nm～10nm的上層high-k膜夾著的膜厚為4nm～10nm的氧化硅(sio)膜。作為high-k膜的材料，可列舉氧化鉿(hfo)等。另外，氧化硅膜的膜厚可以比high-k膜的膜厚厚。在絕緣膜上，隔著膜厚為3nm～10nm的功函數(shù)調(diào)整用膜而設(shè)置膜厚為30nm～70nm的控制電極。此處，功函數(shù)調(diào)整用膜例如為氧化鉭(tao)等金屬氧化膜、氮化鉭(tan)等金屬氮化膜等。控制電極可使用鎢(w)等?？梢栽诖鎯卧g配置氣隙。

雖已對本發(fā)明的若干實施方式進行了說明，但這些實施方式是作為示例而提出的，并非意在限定發(fā)明的范圍。這些新穎的實施方式能夠以其他各種方式來實施，且能夠在不脫離發(fā)明的主旨的范圍內(nèi)進行各種省略、替換、變更。這些實施方式或其變化包含在發(fā)明的范圍或主旨內(nèi)，并且包含在權(quán)利要求書所記載的發(fā)明及其均等的范圍內(nèi)。

[符號的說明]

10nand型閃速存儲器

11存儲單元陣列

12行解碼器

13列解碼器

14讀出放大器部

15數(shù)據(jù)高速緩沖存儲器

16核心驅(qū)動器

17電壓產(chǎn)生電路

18輸入輸出電路

19地址寄存器

20控制器

21狀態(tài)寄存器

22nand串

30阱區(qū)域

31～33配線層

35半導(dǎo)體層

36柵極絕緣膜

37電荷儲存層

38區(qū)塊絕緣膜

39、42、45金屬配線層

40、43擴散層

41、44接觸插塞