一種芯片的集成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體制造領(lǐng)域，涉及一種芯片的集成方法。
【背景技術(shù)】
[0002]目前超大規(guī)模集成電路(VLSI)正向“更快、更小、更輕、更便宜”的發(fā)展方向不斷發(fā)展，芯片面積隨著工藝發(fā)展不斷減小，但是對于多數(shù)無源器件的面積(電容，電感等)很難隨著工藝節(jié)點的減小而減小。
[0003]在傳統(tǒng)的CMOS工藝中一般常規(guī)使用的金屬-絕緣體-金屬(MM)電容的密度一般約為?IfF/μ m2，通常需要使用較大的芯片面積才能達(dá)到設(shè)計所要求的電容大小，這樣不利于器件的小型化。另外，作為電感的器件也通常需要較大的芯片面積。
[0004]采用硅通孔(TSV)技術(shù)的3D集成方法能提高器件的數(shù)據(jù)交換速度、減少功耗以及提高輸入/輸出端密度等方面的性能。存儲器件的制造商采用同系列芯片的TSV集成技術(shù)來生產(chǎn)芯片堆疊型的動態(tài)隨機(jī)存儲器件(DRAM)，可提高單位電路板面積/體積上的器件存儲容量。這種方法能減少存儲器芯片和處理器芯片間信號傳輸?shù)难舆t并能增加帶寬。對不同系列芯片進(jìn)行集成的主要應(yīng)用是移動設(shè)備中的圖像傳感器和通信芯片。采用TSV技術(shù)也可以提高器件的良率，因為大尺寸芯片可以分割為幾個功能模塊的芯片(小尺寸芯片具有更高的器件良率)，再將它們進(jìn)行相互堆疊的垂直集成，或者將它們在同一插入中介層上進(jìn)行彼此相鄰的平面集成。
[0005]許多方法都可以實現(xiàn)硅通孔TSV集成工藝。最為簡單的一種方法是采用一個硅中介層，在該中介層上先刻蝕出通孔并用金屬(通常是用金屬銅)進(jìn)行填充。這種中介層也可以具有鑲嵌工藝形成的多層互連結(jié)構(gòu)，用來對彼此相鄰放置的芯片形成電互連。采用中介層的方法使得終端產(chǎn)品設(shè)計者能迅速地把兩個芯片集成在一起，而無需在單個芯片上制作TSVo迄今為止，TSV的發(fā)展主要集中在了中通孔(via-middle)方式和后通孔(via_last)這兩種方式上，這兩種方式都是在有源芯片上制作形成TSV。在中通孔方案中，它是在金半接觸/晶體管形成以后，但是在后端工序(BEOL)之前，在晶圓上刻蝕制作出TSV。在后通孔方案中，它是在后端工藝(BEOL)之后，再在減薄晶圓的背面刻蝕制作出TSV。
[0006]目前通常采用iro技術(shù)(集成無源器件)將大面積無源器件集成到單獨的芯片上，然后采用封裝的方式將無源器件與CMOS器件集成到一起，這種方式可以大大減小芯片的面積，一定程度上促進(jìn)了芯片的小型化發(fā)展。但是這種方式將芯片將堆疊在一起，反而會增加芯片的厚度。不利于器件的小型化。
[0007]因此提供一種芯片的集成方法，以減小芯片面積、降低芯片厚度、滿足芯片的小型化需求實屬必要。

【發(fā)明內(nèi)容】

[0008]鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種芯片的集成方法，用于解決現(xiàn)有技術(shù)中將大面積無源器件集成到單獨的芯片上，然后采用封裝的方式將無源器件與CMOS器件集成到一起導(dǎo)致芯片厚度增加，面積較大，不利于器件小型化的問題。
[0009]為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種芯片的集成方法，所述芯片的集成方法至少包括以下步驟:
[0010]S1:提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底正面制作有源器件；
[0011]S2:接著在所述半導(dǎo)體襯底正面制作若干深入所述半導(dǎo)體襯底中的TSV導(dǎo)電柱，所述TSV導(dǎo)電柱未穿透所述半導(dǎo)體襯底；
[0012]S3:采用金屬互連工藝在所述半導(dǎo)體襯底正面形成正面金屬互連層；
[0013]S4:將所述半導(dǎo)體襯底背面減薄直至露出所述TSV導(dǎo)電柱；
[0014]S5:在所述半導(dǎo)體襯底背面形成無源器件，所述無源器件通過所述TSV導(dǎo)電柱及所述正面金屬互連層與所述有源器件連接。
[0015]可選地，于所述步驟S5中，在所述半導(dǎo)體襯底背面形成無源器件之前首先在所述半導(dǎo)體襯底背面形成一絕緣層，所述絕緣層未覆蓋所述TSV導(dǎo)電柱，然后再在所述絕緣層上形成所述無源器件。
[0016]可選地，所述絕緣層的材料為聚酰亞胺。
[0017]可選地，于所述步驟S5中在所述半導(dǎo)體襯底背面形成無源器件后，繼續(xù)在所述半導(dǎo)體襯底背面形成背面金屬互連層。
[0018]可選地，形成所述背面金屬互連層后，接著在所述背面金屬互連層上形成鈍化層。
[0019]可選地，于所述步驟S4中減薄半導(dǎo)體襯底背面及所述步驟S5中在所述半導(dǎo)體襯底背面形成無源器件時，所述半導(dǎo)體襯底正面固定于一負(fù)載基板上。
[0020]可選地，所述無源器件包括電容、電感及電阻中的一種或多種。
[0021]可選地，所述有源器件包括晶體三極管、場效應(yīng)管及晶閘管中的一種或多種。
[0022]可選地，所述TSV導(dǎo)電柱的材料包括Cu。
[0023]可選地，所述TSV導(dǎo)電柱與所述半導(dǎo)體襯底之間依次形成有擴(kuò)散阻擋層及介質(zhì)層。
[0024]如上所述，本發(fā)明的芯片的集成方法，具有以下有益效果:本發(fā)明在CMOS工藝的基礎(chǔ)上，采用背面工藝直接將大面積無源器件集成到芯片背面，并采用TSV技術(shù)將芯片正面的有源器件與芯片背面的無源器件互連。本發(fā)明的芯片的集成方法將有源器件和無源器件集成到一片芯片上，并通過TSV導(dǎo)電柱進(jìn)行互連，不僅可以實現(xiàn)芯片面積的大大降低，同時使制作的芯片相對于堆疊集成芯片厚度顯著降低，厚度減小可達(dá)到60%以上，滿足芯片更加小型化的需求。
【附圖說明】
[0025]圖1顯示為本發(fā)明的芯片的集成方法的工藝流程圖。
[0026]圖2顯示為本發(fā)明的芯片的集成方法中在半導(dǎo)體襯底正面制作有源器件的示意圖。
[0027]圖3顯示為本發(fā)明的芯片的集成方法中在半導(dǎo)體襯底正面制作TSV導(dǎo)電柱的示意圖。
[0028]圖4顯示為本發(fā)明的芯片的集成方法中在半導(dǎo)體襯底正面制作正面金屬互連層的示意圖。
[0029]圖5顯示為本發(fā)明的芯片的集成方法中將半導(dǎo)體襯底背面減薄的示意圖。
[0030]圖6顯示為本發(fā)明的芯片的集成方法中在半導(dǎo)體襯底背面形成絕緣層的示意圖。
[0031]圖7顯示為本發(fā)明的芯片的集成方法中在絕緣層上形成無源器件的示意圖。
[0032]圖8顯示為本發(fā)明的芯片的集成方法中在半導(dǎo)體襯底背面形成背面金屬互連層及鈍化層的示意圖。
[0033]圖9顯示為本發(fā)明的芯片的集成方法中將半導(dǎo)體襯底翻轉(zhuǎn)并去除負(fù)載基板后的示意圖。
[0034]圖10顯示為利用本發(fā)明的芯片的集成方法形成的一種芯片的結(jié)構(gòu)示意圖。
[0035]元件標(biāo)號說明
[0036]SI ?S5 步驟
[0037]I半導(dǎo)體襯底
[0038]2有源器件
[0039]3TSV 導(dǎo)電柱
[0040]4正面金屬互連層
[0041]5負(fù)載基板
[0042]6絕緣層
[0043]7無源器件
[0044]8背面金屬互連層
[0045]9鈍化層
【具體實施方式】
[0046]以下通過特定的具體實例說明本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應(yīng)用，本說明書中的各項細(xì)節(jié)也可以基于不同觀點與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0047]請參閱圖1至圖10。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0048]本發(fā)明提供一種芯片的集成方法，請參閱圖1，顯示為本發(fā)明的芯片的集成方法的工藝流程圖，如圖所示，該方法至少包括以下步驟:
[0049]步驟S1:提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底正面制作有源器件；
[0050]步驟S2:接著在所述半導(dǎo)體襯底正面制作若干深入所述半導(dǎo)體襯底中的TSV導(dǎo)電柱，所述TSV導(dǎo)電柱未穿透所述半導(dǎo)體襯底；
[0051]步驟S3:采用金屬互連工藝在所述半導(dǎo)體襯底正面形成正面金屬互連層；
[0052]步驟S4:將所述半導(dǎo)體襯底背面減薄直至露出所述TSV導(dǎo)電柱；
[0053]步驟S5:在所述半導(dǎo)體襯底背面形成無源器件，所述無源器件通過所述TSV導(dǎo)電柱及所述正面金屬互連層與所述有源器件連接。
[0054]首先請參閱圖2，執(zhí)行步驟S1:提供一半導(dǎo)體襯底1，在所述半導(dǎo)體襯底I正面制作有源器件2。
[0055]具體的，所述半導(dǎo)體襯底I為硅、鍺、SOI等常規(guī)半導(dǎo)體襯底，采用常規(guī)的CMOS前段工藝如氧化、擴(kuò)散、光刻、場區(qū)注入、柵極制作、源漏極制作、硅化物形成等在所述半導(dǎo)體襯底I正面制作有源器件2，所述有源器件2包括晶體三極管、場效應(yīng)管及晶閘管中的一種或多種，可根據(jù)功能需要進(jìn)行不同的設(shè)計。該工藝為本領(lǐng)域的公