半導體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明構(gòu)思涉及半導體器件以及制造該半導體器件的方法，更具體地，涉及使用三維溝道的半導體器件以及制造該半導體器件的方法。
【背景技術(shù)】
[0002]鰭型場效應(yīng)晶體管(FINFET)已經(jīng)被發(fā)展為用于提高半導體器件的密度的等比例縮小技術(shù)中的一種。FINFET包括形成在基板上的鰭形硅主體以及設(shè)置在硅主體的表面上的柵極。
[0003]由于FINFET使用三維溝道，所以它可以容易地按比例縮小。此外，盡管FINFET的柵極長度沒有增加，但是FINFET的電流控制能力可以被改善。

【發(fā)明內(nèi)容】

[0004]本發(fā)明構(gòu)思的實施例可以提供通過防止設(shè)置在隔離絕緣層上的柵極電極和源極/漏極區(qū)之間的短路或漏電流而能夠改善可靠性的一種半導體器件。
[0005]本發(fā)明構(gòu)思的實施例還可以提供一種制造半導體器件的方法，該半導體器件能夠通過防止設(shè)置在隔離絕緣層上的柵極電極和源極/漏極區(qū)之間的短路或漏電流而改善可靠性。
[0006]本發(fā)明構(gòu)思的實施例還可以提供包括自對準地形成以使鰭區(qū)域彼此隔離的隔離絕緣層的一種半導體器件。
[0007]本發(fā)明構(gòu)思的實施例還可以提供一種制造半導體器件的方法，該半導體器件包括自對準地形成以使鰭區(qū)域彼此隔離的隔離絕緣層。
[0008]在一方面中，一種半導體器件可以包括:基板；第一鰭區(qū)域和第二鰭區(qū)域，在基板上在第一方向上彼此間隔開；第一隔離絕緣層，設(shè)置在第一鰭區(qū)域和第二鰭區(qū)域之間以使第一鰭區(qū)域與第二鰭區(qū)域隔離，第一隔離絕緣層具有島形狀；第一柵極，交叉第一鰭區(qū)域并在不同于第一方向的第二方向上延伸；第二柵極，交叉第二鰭區(qū)域并在第二方向上延伸；以及第三柵極，覆蓋第一隔離絕緣層的至少側(cè)壁并交叉第一隔離絕緣層，第三柵極在第二方向上延伸。第一、第二和第三柵極的每個可以包括柵極電介質(zhì)層和柵極電極。
[0009]在一方面中，一種半導體器件可以包括:基板；鰭區(qū)域，在基板上包括在第一方向上彼此間隔開的第一鰭區(qū)域和第二鰭區(qū)域，鰭區(qū)域在第一方向上延伸；第一柵極，在不同于第一方向的第二方向上交叉第一鰭區(qū)域；第二柵極，在第二方向上交叉第二鰭區(qū)域；第一隔離絕緣層，具有內(nèi)襯形狀，形成在提供于第一柵極和第二柵極之間的鰭區(qū)域中的凹陷區(qū)的側(cè)壁上；以及第三柵極，覆蓋第一隔離絕緣層并在第二方向上延伸。第一、第二和第三柵極的每個可以包括柵極電介質(zhì)層和柵極電極。
[0010]在一方面中，一種半導體器件可以包括:基板；多個鰭區(qū)域，在基板上，每個鰭區(qū)域包括在第一方向上彼此間隔開的第一鰭區(qū)域和第二鰭區(qū)域，并且多個鰭區(qū)域在不同于第一方向的第二方向上彼此間隔開；多個隔離絕緣層，在第二方向上彼此間隔開，每個隔離絕緣層設(shè)置在每個鰭區(qū)域的第一和第二鰭區(qū)域之間以使第一鰭區(qū)域與第二鰭區(qū)域隔離；第一源極/漏極區(qū)，形成在每個鰭區(qū)域的第一鰭區(qū)域中；第二源極/漏極區(qū)，形成在每個鰭區(qū)域的第二鰭區(qū)域中；穿通停止層，設(shè)置在每個隔離絕緣層下面，穿通停止層的導電類型不同于第一和第二源極/漏極區(qū)的導電類型；以及柵極，覆蓋隔離絕緣層的至少側(cè)壁并在第二方向上延伸。
[0011]在一方面中，一種制造半導體器件的方法可以包括:在基板上形成在第一方向上延伸的鰭區(qū)域；形成第一隔離絕緣層，第一隔離絕緣層包括通過氧化一部分鰭區(qū)域而形成的氧化物層，第一隔離絕緣層將鰭區(qū)域劃分成第一鰭區(qū)域和第二鰭區(qū)域，并且第一隔離絕緣層具有島形狀；以及形成覆蓋第一隔離絕緣層的至少側(cè)壁的第一柵極，第一柵極在不同于第一方向的第二方向上延伸。
[0012]在一方面中，一種制造半導體器件的方法可以包括:在基板上形成在第一方向上彼此間隔開的第一鰭區(qū)域和第二鰭區(qū)域；形成設(shè)置在第一鰭區(qū)域和第二鰭區(qū)域之間的第一隔離絕緣層，第一隔離絕緣層具有島形狀并使第一鰭區(qū)域與第二鰭區(qū)域隔離；形成交叉第一鰭區(qū)域并在不同于第一方向的第二方向上延伸的第一柵極；形成交叉第二鰭區(qū)域并在第二方向上延伸的第二柵極；以及形成覆蓋第一隔離絕緣層的頂表面和側(cè)壁并在第二方向上延伸的第三柵極。第一至第三柵極的每個可以包括柵極電介質(zhì)層和柵極電極。
[0013]在一方面中，一種制造半導體器件的方法可以包括:在基板上形成在第一方向上延伸的鰭區(qū)域；在鰭區(qū)域上形成柵極間隔物，柵極間隔物在不同于第一方向的第二方向上延伸，并且在柵極間隔物之間限定凹槽以暴露鰭區(qū)域；除去鰭區(qū)域的通過該凹槽暴露的部分以形成凹陷區(qū)；氧化通過凹陷區(qū)暴露的鰭區(qū)域以形成氧化物層；在氧化物層上形成填充絕緣層以形成包括氧化物層和填充絕緣層的第一隔離絕緣層；以及在第一隔離絕緣層下面的鰭區(qū)域中形成包括摻雜劑的穿通停止層。
【附圖說明】
[0014]由于附圖以及伴隨的詳細描述，本發(fā)明構(gòu)思將變得更加明顯。
[0015]圖1是用于說明根據(jù)本發(fā)明構(gòu)思的第一和第二實施例的半導體器件的平面圖；
[0016]圖2A至圖2D是分別沿圖1的線A_A’、B_B’、C_C’和D_D’截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件；
[0017]圖3A至圖3D是分別沿圖1的線A_A’、B_B’、C_C’和D_D’截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的第二實施例的半導體器件；
[0018]圖4A是示出根據(jù)本發(fā)明構(gòu)思的第三實施例的半導體器件的平面圖；
[0019]圖4B至圖4E是分別沿圖4A的線A-A’、B_B’、C_C’和D_D’截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的第三實施例的半導體器件；
[0020]圖5是用于說明根據(jù)本發(fā)明構(gòu)思的第四和第五實施例的半導體器件的平面圖；
[0021]圖64至圖60是分別沿圖5的線么4’、8-8’、(:-(:’和D_D’截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的第五實施例的半導體器件；
[0022]圖7A至圖7D是分別沿圖5的線A_A’、B_B’、C_C’和D_D’截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的第五實施例的半導體器件；
[0023]圖8AA至圖8MA是沿圖1的線A_A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件的方法的實施例的一些工藝；
[0024]圖8AB至圖8MB是沿圖1的線B_B’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件的方法的實施例的一些工藝；
[0025]圖8AC至圖8MC是沿圖1的線C_C’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件的方法的實施例的一些工藝；
[0026]圖8AD至圖8MD是沿圖1的線D_D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件的方法的實施例的一些工藝；
[0027]圖9AA、圖9AB、圖9AC和圖9AD是分別沿圖1的線A-A’、B-B，、C-C’和D-D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件的方法的另一實施例的工藝；
[0028]圖1OAA和圖1OBA是沿圖1的線A_A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件的方法的另一實施例的工藝；
[0029]圖1OAB和圖1OBB是沿圖1的線B_B’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件的方法的另一實施例的工藝；
[0030]圖1OAC和圖1OBC是沿圖1的線C_C’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件的方法的另一實施例的工藝；
[0031]圖1OAD和圖1OBD是沿圖1的線D_D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件的方法的另一實施例的工藝；
[0032]圖1lAA和圖1lBA是沿圖1的線A_A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第二實施例的半導體器件的方法的一些工藝；
[0033]圖1lAB和圖1lBB是沿圖1的線B_B’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第二實施例的半導體器件的方法的一些工藝；
[0034]圖1lAC和圖1lBC是沿圖1的線C_C’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第二實施例的半導體器件的方法的一些工藝；
[0035]圖1lAD和圖1lBD是沿圖1的線D_D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第二實施例的半導體器件的方法的一些工藝；
[0036]圖12AA至圖12DA是沿圖4A的線A-A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第三實施例的半導體器件的方法的一些工藝；
[0037]圖12AB至圖12DB是沿圖4A的線B_B’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第三實施例的半導體器件的方法的一些工藝；
[0038]圖12AC至圖12DC是沿圖4A的線C_C’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第三實施例的半導體器件的方法的一些工藝；
[0039]圖12AD至圖12DD是沿圖4A的線D-D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第三實施例的半導體器件的方法的一些工藝；
[0040]圖13AA至圖13DA是沿圖5的線A-A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第四實施例的半導體器件的方法的一些工藝；
[0041]圖13AB至圖13DB是沿圖5的線B-B’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第四實施例的半導體器件的方法的一些工藝；
[0042]圖13AC至圖13DC是沿圖5的線C-C’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第四實施例的半導體器件的方法的一些工藝；
[0043]圖13AD至圖13DD是沿圖5的線D_D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第四實施例的半導體器件的方法的一些工藝；
[0044]圖14AA至圖14CA是沿圖5的線A_A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第五實施例的半導體器件的方法的一些工藝；
[0045]圖14AB至圖14CB是沿圖5的線B_B’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第五實施例的半導體器件的方法的一些工藝；
[0046]圖14AC至圖14CC是沿圖5的線C_C’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第五實施例的半導體器件的方法的一些工藝；
[0047]圖14AD至圖14⑶是沿圖5的線D_D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第五實施例的半導體器件的方法的一些工藝；
[0048]圖15A是示出根據(jù)本發(fā)明構(gòu)思的第六實施例的半導體器件的平面圖；
[0049]圖15B、圖15C、圖15D和圖15E是分別沿圖15A的線A-A’、B-B，、C-C’和D-D’截取的截面圖；
[0050]圖16A是示出根據(jù)本發(fā)明構(gòu)思的第七實施例的半導體器件的平面圖；
[0051]圖16B、圖16C、圖16D和圖16E是分別沿圖16A的線A-A’、B-B，、C-C’和D-D’截取的截面圖；
[0052]圖17A是示出根據(jù)本發(fā)明構(gòu)思的第八實施例的半導體器件的平面圖；
[0053]圖17B、圖17C、圖17D和圖17E是分別沿圖17A的線A_A’、B_B’、C-C’和D-D’截取的截面圖；
[0054]圖18AA至圖18LA是沿圖15A的線A-A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第六實施例的半導體器件的方法的一些工藝；
[0055]圖18AB至圖18LB是沿圖15A的線B-B’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第六實施例的半導體器件的方法的一些工藝；
[0056]圖18AC至圖18LC是沿圖15A的線C_C’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第六實施例的半導體器件的方法的一些工藝；
[0057]圖18AD至圖18LD是沿圖15A的線D_D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第六實施例的半導體器件的方法的一些工藝；
[0058]圖19AA至圖19DA是沿圖16A的線A-A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第七實施例的半導體器件的方法的一些工藝；
[0059]圖19AB至圖19DB是沿圖16A的線B-B’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第七實施例的半導體器件的方法的一些工藝；
[0060]圖19AC至圖19DC是沿圖16A的線C_C’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第七實施例的半導體器件的方法的一些工藝；
[0061]圖19AD至圖19DD是沿圖16A的線D-D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第七實施例的半導體器件的方法的一些工藝；
[0062]圖20AA至圖20CA是沿圖17A的線A-A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第八實施例的半導體器件的方法的一些工藝；
[0063]圖20AB至圖20CB是沿圖17A的線A-A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第八實施例的半導體器件的方法的一些工藝；
[0064]圖20AC至圖20CC是沿圖17A的線A_A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第八實施例的半導體器件的方法的一些工藝；
[0065]圖20AD至圖20⑶是沿圖17A的線A_A’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第八實施例的半導體器件的方法的一些工藝；
[0066]圖21AA,圖 21AB、圖 2IAC 和圖 2IAD 是分別沿圖 17A 的線 A-A’、B_B，、C_C’ 和 D-D’截取的截面圖，用于示出制造根據(jù)本發(fā)明構(gòu)思的第八實施例的半導體器件的方法的另一實施例的工藝；以及
[0067]圖22是示出包括根據(jù)本發(fā)明構(gòu)思的實施例的半導體器件的電子系統(tǒng)的示例的示意框圖。
【具體實施方式】
[0068]現(xiàn)在，在下文將參照附圖更全面地描述本發(fā)明構(gòu)思，其中在附圖中示出本發(fā)明構(gòu)思的示范性實施例。本發(fā)明構(gòu)思的優(yōu)點和特征以及實現(xiàn)它們的方法將從以下的將參照附圖被更詳細地描述的示范性實施例而變得明顯。然而，應(yīng)當注意到，本發(fā)明構(gòu)思不限于以下的示范性實施例，而是可以以各種形式實施。因此，示范性實施例僅被提供來公開本發(fā)明構(gòu)思并使本領(lǐng)域技術(shù)人員知曉本發(fā)明構(gòu)思的范疇。在附圖中，本發(fā)明構(gòu)思的實施例不限于這里提供的具體的示例，并且為了清晰被夸大。
[0069]這里使用的術(shù)語僅是為了描述特定實施例的目的而不意在限制本發(fā)明。當在這里使用時，單數(shù)術(shù)語“一”和“該”也旨在包括復數(shù)形式，除非上下文另外清楚地指示。當在這里使用時，術(shù)語“和/或”包括一個或多個所列相關(guān)項目的任意和所有組合。將理解，當稱一個元件“連接”或“聯(lián)接”到另一元件時，它可以直接連接或聯(lián)接到另一元件，或者可以存在居間元件。
[0070]類似地，將理解，當稱一個元件諸如層、區(qū)域或基板在另一元件“上”時，它可以直接在另一元件上，或者可以存在居間元件。相反，術(shù)語“直接”表示不存在居間元件。將進一步理解的是，術(shù)語“包括”和/或“包含”，當在這里使用時，表明所述特征、整體、步驟、操作、元件和/或組件的存在，但并不排除一個或多個其它特征、整體、步驟、操作、元件、組件和/或其組合的存在或增加。
[0071]另外，詳細說明中的實施例將在截面圖作為本發(fā)明構(gòu)思的理想示范性視圖的情形下被描述。因此，示范性視圖的形狀可以根據(jù)制造技術(shù)和/或容許誤差而改變。因此，本發(fā)明構(gòu)思的實施例不限于示范性視圖中示出的特定形狀，而是可以包括可根據(jù)制造工藝產(chǎn)生的其它形狀。附圖中例示的區(qū)域具有一般的性質(zhì)，并用來示出元件的具體形狀。因此，這不應(yīng)當解釋為被限制到本發(fā)明構(gòu)思的范圍。
[0072]還將理解，盡管這里可以使用術(shù)語第一、第二、第三等來描述不同的元件，但是這些元件不應(yīng)受到這些術(shù)語限制。這些術(shù)語僅用于將一個元件與另一個元件區(qū)別開。因此，在一些實施例中的第一元件能夠在其它的實施例中被稱為第二元件，而沒有背離本發(fā)明的教導。這里說明和示出的本發(fā)明構(gòu)思的各方面的示范性實施例包括它們的互補對應(yīng)物。相同的附圖標記或相同的參考指示符在整個說明書中表示相同的元件。
[0073]而且，這里參照截面圖和/或平面圖描述了示范性實施例，這些圖是理想化的示范性圖示。因此，由例如制造技術(shù)和/或公差引起的圖示形狀的變化可以預期的。因此，示范性實施例不應(yīng)被解釋為限于這里示出的區(qū)域的形狀而是將包括由例如制造引起的形狀偏差。例如，被示為矩形的蝕刻區(qū)域?qū)⑼ǔ＞哂械箞A或彎曲的特征。因此，附圖中示出的區(qū)域在本質(zhì)上是示意性的，它們的形狀不旨在示出器件的區(qū)域的實際形狀，并且不旨在限制示例實施例的范圍。
[0074]如被本發(fā)明主體理解的，根據(jù)這里描述的各種實施例的器件和形成器件的方法可以被包括在諸如集成電路的微電子器件中，其中根據(jù)這里描述的各種實施例的多個器件被集成在同一微電子器件中。因此，這里示出的截面圖可以在微電子器件中在兩個不同的方向(不需要是正交的)上重復。因此，包含根據(jù)這里描述的各個實施例的器件的微電子器件的平面圖可以包括呈陣列和/或二維圖案(其基于微電子器件的功能性)的多個器件。
[0075]根據(jù)這里描述的各種實施例的器件可以取決于微電子器件的功能性而散布在其它器件當中。而且，根據(jù)這里描述的各種實施例的微電子器件可以在垂直于所述兩個不同的方向的第三方向上重復，以提供三維集成電路。
[0076]因此，這里示出的截面圖向根據(jù)這里描述的各個實施例的多個器件提供支持，該多個器件在平面圖中沿兩個不同的方向延伸和/或在立體圖中在三個不同的方向上延伸。例如，當單個有源區(qū)在器件/結(jié)構(gòu)的截面圖中示出時，器件/結(jié)構(gòu)可以包括多個有源區(qū)和其上的晶體管結(jié)構(gòu)(或存儲單元結(jié)構(gòu)、柵結(jié)構(gòu)等，視情況而定)，如將通過器件/結(jié)構(gòu)的平面圖示出的。
[0077]圖1是用于說明根據(jù)本發(fā)明構(gòu)思的第一和第二實施例的半導體器件的平面圖。圖2A、圖2B、圖2C和圖2D分別是沿圖1的線A_A’、B_B’、C_C’和D_D’截取的截面圖，用于示出根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件。
[0078]參照圖1和圖2A至圖2D，根據(jù)本發(fā)明構(gòu)思的第一實施例的半導體器件可以包括鰭區(qū)域20、第一柵極90a、第二柵極90b、第三柵極90c、第一隔離絕緣層24、第二隔離絕緣層60、第一源極/漏極區(qū)40a和第二源極/漏極區(qū)40b。
[0079]每個鰭區(qū)域20可以在第一方向(例如，X軸方向)上延伸并可以包括彼此分離的第一鰭區(qū)域20a、第二鰭區(qū)域20b和第三鰭區(qū)域20c。鰭區(qū)域20可以通過沿第一方向X延伸的第一隔離絕緣層24而在不同于第一方向X的第二方向(例如，Y軸方向)上彼此隔離。鰭區(qū)域20可以對應(yīng)于基板10的部分或可以包括從基板10生長的外延層。鰭區(qū)域20可以是從基板10垂直地突出的有源區(qū)。
[0080]圖1示出在第二方向Y上彼此隔離的兩個鰭區(qū)域20作為示例。然而，本發(fā)明構(gòu)思不限于此。在其它實施例中，兩個或更多鰭區(qū)域可以設(shè)置為彼此隔離。
[0081]基板10可以是包括半導體材料的半導體基板。例如，基板10可以包括硅(Si)、鍺(Ge)、硅鍺(SiGe)、磷化鎵(GaP)、砷化鎵(GaAs)、碳化硅(SiC)、硅鍺碳(SiGeC)、砷化銦(InAs)和磷化銦(InP)中的至少一種。每個鰭區(qū)域20可以具有一長度和一寬度。第一方向X和第二方向Y可以彼此交叉。例如，第一方向X和第二方向Y可以彼此垂直。然而，本發(fā)明構(gòu)思不限于此。第一方向X可以平行于每個鰭區(qū)域20的長度方向，第二方向Y可以平行于每個鰭區(qū)域20的寬度方向。第一鰭區(qū)域20a的一端可以在第一方向X上面對第二鰭區(qū)域20b的一端。
[0082]第一鰭區(qū)域20a和第二鰭區(qū)域20b可以用作鰭型場效應(yīng)晶體管(FINFET)的有源區(qū)和溝道區(qū)。例如，N型晶體管(例如，NMOS晶體管)或P型晶體管(例如，PMOS晶體管)可以形成在第一鰭區(qū)域20a和/或第二鰭區(qū)域20b上。例如，第一晶體管110可以形成在第一鰭區(qū)域20a上，第二晶體管120可以形成在第二鰭區(qū)域20b上。第一晶體管110可以包括第一柵極90a和第一源極/漏極區(qū)40a。第二晶體管120可以包括第二柵極90b和第二源極/漏極區(qū)40b。
[0083]第一隔離絕緣層24可以具有高度hi并可以設(shè)置在基板10上。第一隔離絕緣層24可以與鰭區(qū)域20的側(cè)壁接觸并可以在第一方向X上延伸。第一隔離絕緣層24可以包括氧化物、氮化物、氮氧化物和低k電介質(zhì)材料中的至少一種。
[0084]第二隔離絕緣層60可以設(shè)置在第一鰭區(qū)域20a和第二鰭區(qū)域20b之間以使第一鰭區(qū)域20a與第二鰭區(qū)域20b在第一方向X上隔離。第一晶體管110和第二晶體管120可以通過第二隔離絕緣層60彼此隔離。第二隔離絕緣層60可以為島狀圖案并可以提供為多個。例如，多個第二隔離絕緣層60可以在第二方向Y上彼此間隔開以彼此對齊。第二隔離絕緣層60可以是通過氧化一部分鰭區(qū)域20而形成的氧化物層。例如，鰭區(qū)域20的從第一隔離絕緣層24向上突出的部分(例如，柱區(qū)域22)可以被氧化以自對準地形成第二隔離絕緣層60。在下文，柱區(qū)域22是鰭區(qū)域20的位于對應(yīng)于與第一隔離絕緣層24的頂表面基本上共面的平面的虛線之上的區(qū)域。第二隔離絕緣層60的頂表面可以彎曲。第二隔離絕緣層60的底表面可以與第一隔離絕緣層24的頂表面基本上共面，或可以低于第一隔離絕緣層24的頂表面。第二隔離絕緣層60的頂表面可以與第一和第二鰭區(qū)域20a和20b的頂表面基本上共面，或可以低于第一和第二鰭區(qū)域20a和20b的頂表面。第二隔離絕緣層60的在第一方向X上彼此間隔開的兩個側(cè)壁可以分別與第一鰭區(qū)域20a的一側(cè)壁和第二鰭區(qū)域20b的一側(cè)壁接觸。第二隔離絕緣層60的寬度可以基本上等于第一和第二鰭區(qū)域20a