一種半導(dǎo)體結(jié)構(gòu)及其形成方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于半導(dǎo)體制造工藝技術(shù)領(lǐng)域，涉及一種半導(dǎo)體結(jié)構(gòu)及其形成方法。
【背景技術(shù)】
[0002] 集成電路制造使用的襯底，在經(jīng)過從單晶棒切割成具有特定厚度的硅片襯底后， 硅片的表面存在機(jī)械應(yīng)力和熱應(yīng)力，非常容易形成損傷和滑移位錯(cuò)等異常，通常需要通過 嚴(yán)格的后處理過程后才能有所改善。在硅片邊緣，硅片的應(yīng)力和損傷表現(xiàn)的尤其突出，需要 使用具有特定刃部輪廓的砂輪打磨經(jīng)過切割的硅片邊緣，使硅片邊緣形成特定的角度和形 貌，進(jìn)而使硅片邊緣的機(jī)械應(yīng)力得到釋放，減少破損和缺陷，并使硅片邊緣單位面積的受力 減少，此過程稱為倒角。倒角過程也是一個(gè)機(jī)械磨損的過程，倒角過程中的質(zhì)量和倒角后配 套工藝的質(zhì)量決定了硅片邊緣的應(yīng)力、缺陷和清潔程度，對(duì)集成電路的生產(chǎn)制造有重要作 用。
[0003] 功率器件VDMOS、IGBT等高壓產(chǎn)品中，厚外延工藝是實(shí)現(xiàn)器件耐壓的關(guān)鍵工藝。在 實(shí)際外延生產(chǎn)過程中，由于硅片邊緣晶向不同，在外延生長(zhǎng)過程中具有比硅單晶表面更快 的生長(zhǎng)速率，因而硅片邊緣的外延厚度比硅片中心位置單晶表面的外延厚度大，形成外延 冠現(xiàn)象。同時(shí)由于硅片邊緣質(zhì)量不佳存在的應(yīng)力、顆粒和不平整問題，在外延生長(zhǎng)過程中經(jīng) 常在硅片邊緣形成滑移位錯(cuò)等異常。硅片邊緣出現(xiàn)的"外延冠"或滑移位錯(cuò)等異?，F(xiàn)象隨 著外延的厚度的增加變得越嚴(yán)重。
[0004] 具體如圖1和圖2所示，在半導(dǎo)體襯底10上生長(zhǎng)外延層20后，半導(dǎo)體襯底10邊 緣（如圖1中虛線圈所示區(qū)域）出現(xiàn)外延冠（硅凸起）A以及滑移位錯(cuò)B。其中，半導(dǎo)體襯 底10中心位置的外延層20的厚度為T印i，半導(dǎo)體襯底10中心位置的外延層20的厚度為 Tepi，半導(dǎo)體襯底10中心位置的外延層20表面與邊緣位置的外延層表面（外延冠頂部） 具有一高度差hl，半導(dǎo)體襯底10中心位置的外延層20表面與滑移位錯(cuò)B頂部具有一高度 差h2,整個(gè)半導(dǎo)體襯底10邊緣的外延層總厚度為T。由于外延冠和滑移位錯(cuò)在外延層表面 凸起較高，在勻膠及曝光工藝中容易出現(xiàn)光刻膠堆積、勻膠不良、曝光發(fā)虛等導(dǎo)致的光刻異 常，特別是在需要與半導(dǎo)體襯底10邊沿有機(jī)械接觸的設(shè)備中容易出現(xiàn)缺口、裂縫、崩邊甚 至碎片的異常，同時(shí)由于滑移位錯(cuò)的存在，半導(dǎo)體襯底10轉(zhuǎn)移過程中邊沿非常容易發(fā)生碰 撞導(dǎo)致缺口和碎片。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于，由于倒角質(zhì)量等存在的晶體缺陷不會(huì)在外延中被放大形成缺 口、裂縫、崩邊甚至碎片，也不會(huì)存在外延冠等異常，解決勻膠及曝光工藝中出現(xiàn)光刻膠堆 積、勻膠不良、曝光發(fā)虛等光刻異常的問題。
[0006] 為了解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括：
[0007] 具有單晶娃表面的半導(dǎo)體襯底；
[0008] 形成于所述半導(dǎo)體襯底邊緣區(qū)域的阻止層；以及
[0009] 通過外延生長(zhǎng)工藝同時(shí)形成于所述半導(dǎo)體襯底的中心區(qū)域的第一外延層以及形 成于所述阻止層上方的第二外延層。
[0010] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)中，所述半導(dǎo)體襯底是單晶硅襯底、SOI襯底、鍺硅襯 底、III_V族元素化合物襯底，所述半導(dǎo)體襯底中摻雜有N型雜質(zhì)離子或P型雜質(zhì)離子。
[0011] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)中，所述阻止層的材料是二氧化硅、氮化硅或多晶 娃。
[0012] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)中，所述阻止層呈圓環(huán)狀。所述阻止層的寬度在 0? 5~5謹(jǐn)之間。所述阻止層的厚度在丨000A~50000A之間。
[0013] 本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：
[0014] 提供一具有單晶娃表面的半導(dǎo)體襯底；
[0015] 在所述半導(dǎo)體襯底的邊緣區(qū)域形成阻止層；以及
[0016] 進(jìn)行外延工藝生長(zhǎng)，在所述半導(dǎo)體襯底的中間區(qū)域形成第一外延層，在所述阻止 層上形成第二外延層。
[0017] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)的形成方法中，所述半導(dǎo)體襯底是單晶硅襯底、SOI 襯底、鍺硅襯底、III-V族元素化合物襯底，所述半導(dǎo)體襯底中摻雜有N型雜質(zhì)離子或P型 雜質(zhì)尚子。
[0018] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)的形成方法中，在所述半導(dǎo)體襯底的邊緣區(qū)域形成 阻止層的步驟包括：
[0019] 在所述半導(dǎo)體襯底表面上形成阻止層；
[0020] 通過勻膠、曝光、刻蝕以及去膠工藝，去除所述半導(dǎo)體襯底中間區(qū)域的阻止層，僅 保留所述半導(dǎo)體襯底邊緣區(qū)域的阻止層。
[0021] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)的形成方法中，采用干法各項(xiàng)異性刻蝕工藝，去除所 述半導(dǎo)體襯底中間區(qū)域的阻止層。
[0022] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)的形成方法中，所述半導(dǎo)體襯底的邊緣區(qū)域的阻止 層的材料是二氧化硅、氮化硅或多晶硅。所述半導(dǎo)體襯底的邊緣區(qū)域的阻止層呈圓環(huán)狀，寬 度在0? 5~5謹(jǐn)之間。
[0023] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)的形成方法中，所述外延生長(zhǎng)工藝采用SiCL4、 SiHCL3、SiH2CL2或SiH4氣體，采用硼烷或磷烷作為摻雜源，外延生長(zhǎng)溫度在950~1200°C 之間，外延生長(zhǎng)速率在0. 1~5ym之間。
[0024] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)的形成方法中，所述第一外延層厚度10~200ym。
[0025] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)的形成方法中，進(jìn)行外延生長(zhǎng)工藝之前，采用HCL氣 體對(duì)所述半導(dǎo)體襯底表面進(jìn)行處理，
[0026] 可選的，在所述的半導(dǎo)體結(jié)構(gòu)的形成方法中，對(duì)所述半導(dǎo)體襯底進(jìn)行化學(xué)機(jī)械拋 光處理。
[0027] 本發(fā)明通過在半導(dǎo)體襯底的邊緣區(qū)域形成阻止層，使得在外延生長(zhǎng)過程中半導(dǎo)體 襯底邊緣區(qū)域無法長(zhǎng)單晶，由于倒角質(zhì)量等存在的缺陷不會(huì)被放大，也不會(huì)存在外延冠等 異常，解決了勻膠及曝光工藝中出現(xiàn)光刻膠堆積、勻膠不良、曝光發(fā)虛等光刻異常的問題。
【附圖說明】
[0028] 參照附圖，根據(jù)下面的詳細(xì)描述，可以更加清楚地理解本發(fā)明。為了清楚起見，圖 中各個(gè)層的相對(duì)厚度以及特定區(qū)的相對(duì)尺寸并沒有按比例繪制。在附圖中：
[0029] 圖1是傳統(tǒng)的外延工藝后半導(dǎo)體襯底邊緣區(qū)域出現(xiàn)外延冠和滑移位錯(cuò)的示意圖； [0030] 圖2是圖1中半導(dǎo)體襯底的邊緣區(qū)域的放大示意圖；
[0031] 圖3是本發(fā)明一實(shí)施例中半導(dǎo)體結(jié)構(gòu)的形成方法的流程示意圖；
[0032] 圖4是本發(fā)明一實(shí)施例中半導(dǎo)體襯底的剖面結(jié)構(gòu)示意圖；
[0033] 圖5是本發(fā)明一實(shí)施例中在半導(dǎo)體襯底表面上形成阻止層后的剖面結(jié)構(gòu)示意圖；
[0034] 圖6是本發(fā)明一實(shí)施例中在半導(dǎo)體襯底邊緣區(qū)域形成阻止層后的剖面結(jié)構(gòu)示意 圖；
[0035] 圖7是本發(fā)明一實(shí)施例中在半導(dǎo)體襯底邊緣區(qū)域形成阻止層后的俯視示意圖；
[0036] 圖8是本發(fā)明一實(shí)施例中進(jìn)行外延生長(zhǎng)工藝后形成的半導(dǎo)體結(jié)構(gòu)的剖面結(jié)構(gòu)示 意圖；
[0037] 圖9是本發(fā)明一實(shí)施例中進(jìn)行外延生長(zhǎng)工藝后形成的半導(dǎo)體結(jié)構(gòu)的俯視示意圖。
【具體實(shí)施方式】
[0038] 為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明 的【具體實(shí)施方式】做詳細(xì)的說明。
[0039] 如圖8和圖9所示，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括：
[0040] 具有單晶娃表面的半導(dǎo)體襯底30 ;
[0041] 形成于所述半導(dǎo)體襯底30邊緣區(qū)域的阻止層31 ;
[0042] 通過外延生長(zhǎng)工藝同時(shí)形成于所述半導(dǎo)體襯底30的中心區(qū)域的第一外延層33a 以及形成于所述阻止層31上方的第二外延層33b。
[0043] 參見圖3,本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括如下步驟：
[0044] S11、提供一具有單晶娃表面的半導(dǎo)體襯底；
[0045] S12、在所述半導(dǎo)體襯底的邊緣區(qū)域形成阻止層；
[0046] S13、進(jìn)行外延工藝生長(zhǎng)，在所述半導(dǎo)體襯底的中間區(qū)域形成第一外延層，在所述 阻止層上形成第二外延層。
[0047] 下面結(jié)合剖面示意圖對(duì)本發(fā)明的半導(dǎo)體結(jié)構(gòu)及其形成方法進(jìn)行更詳細(xì)的說明。在 下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于 在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推 廣，因此本發(fā)明不受下面公開的具體實(shí)施的限制。
[0048] 結(jié)合圖3和圖4所不，執(zhí)彳丁步驟S11，提供一具有單晶娃表面的半導(dǎo)體襯底30。
[0049] 具體的，所述半導(dǎo)體襯底30可以是單晶硅襯底、SOI襯底、鍺硅襯底、III_V族元 素化合物襯底，其中可以摻雜有N型雜質(zhì)離子或P型雜質(zhì)離子。本實(shí)施例中采用的是形成 功率器件常用的N型〈100>晶向的半導(dǎo)體襯底。當(dāng)然，本發(fā)明并不限定半導(dǎo)體襯底30的類 型，只要是具有單晶硅表面以便于在該單晶硅表面上進(jìn)行外延工藝生長(zhǎng)即可，實(shí)際生長(zhǎng)中 可以根據(jù)器件種類選擇相應(yīng)的半導(dǎo)體襯底。
[0050] 優(yōu)選的，所述半導(dǎo)體襯底30進(jìn)行了倒角工藝，所述倒角工藝是指采用具有特定刃 部輪廓的砂輪