緊湊cmos器件絕緣結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種功率集成電路，具體涉及一種緊湊CMOS器件絕緣結(jié)構(gòu)。
【背景技術(shù)】
[0002]高壓應(yīng)用的單片功率集成電路(PIC)有時集成在模擬和數(shù)字電路上。例如，一種直流-直流轉(zhuǎn)換器類型的功率集成電路，可以在一個單獨(dú)的集成電路上集成控制器和一個或兩個電源開關(guān)。也因此，構(gòu)成功率集成電路中模擬電路的CMOS器件，必須與噪聲襯底絕緣，以避免由噪聲引起的電路故障。確切地說，模擬電路通常包括頻帶間隙、放大器和傳感電路等敏感電路。數(shù)字電路通常包括振蕩器、邏輯電路和PWM控制器。傳統(tǒng)的功率集成電路包括模擬電路和數(shù)字電路各自的接地連接(模擬接地和數(shù)字接地)。功率集成電路的襯底(通常為P-型襯底)，通常連接到數(shù)字接地，數(shù)字時鐘電路的開關(guān)動作導(dǎo)致數(shù)字接地趨近于噪聲。功率集成電路的敏感CMOS模擬電路必須與P-型襯底和噪聲模擬接地絕緣。
[0003]在CMOS模擬電路中，PMOS器件由于形成在N-阱中，因此與P-型襯底自我絕緣。然而，NMOS器件形成在P-阱中，如果不絕緣的話，就會直接連接到P-型襯底。傳統(tǒng)的功率集成電路利用一個N-型掩埋層(“N-掩埋層”)和漏極端N-型掩埋層的深N-阱環(huán)，使CMOS器件與P-襯底絕緣。圖1和2表示在集成電路中傳統(tǒng)的CMOS器件絕緣結(jié)構(gòu)。參見圖1和2，集成電路I通常使用一個或多個電路模塊1-3制成，每個電路模塊都含有模擬或數(shù)字電路。在本例中，每個電路模塊1-3都與CMOS器件絕緣結(jié)構(gòu)絕緣，CMOS器件絕緣結(jié)構(gòu)包括一個深N-阱環(huán)5和一個N-型掩埋層14，在環(huán)5限定的電路模塊內(nèi)的整個區(qū)域下方。如圖2所示的電路模塊10示例，N-掩埋層14延伸，穿過深N-阱環(huán)5之間的電路模塊下方的整個區(qū)域。PMOS和NMOS器件形成在各自的N-阱18和P-阱20中，在N-掩埋層14上方的外延層13中。因此，PMOS和NMOS器件被深N-阱環(huán)5和N-掩埋層14完全包圍，與P-型襯底12絕緣，P-型襯底12通常連接到數(shù)字接地。雖然使模擬電路模塊和噪聲P-型襯底絕緣更加關(guān)鍵，但是傳統(tǒng)的集成電路通常使模擬和數(shù)字電路模塊絕緣，以保持襯底的噪聲較低，導(dǎo)致從襯底到模擬模塊測試較低的噪聲耦合。
[0004]雖然傳統(tǒng)的CMOS器件絕緣結(jié)構(gòu)非常有效，但由于使用了深N-阱，使絕緣結(jié)構(gòu)占據(jù)了很大面積的硅。深N-阱通常與很大的向外擴(kuò)散有關(guān)，故在鄰近的深N-阱之間必須具有很大的間距。因此，利用傳統(tǒng)的CMOS器件絕緣結(jié)構(gòu)制成的集成電路晶片尺寸很大，增加了集成電路的成本。

【發(fā)明內(nèi)容】

[0005]本發(fā)明目的是提供一種緊湊CMOS器件絕緣結(jié)構(gòu)，縮小了器件絕緣所需的硅面積，從而降低了集成電路的晶片尺寸和成本，同時有利于保持襯底噪聲較低，使得從襯底到模擬模塊的噪聲耦合較低。
[0006]為了達(dá)到上述目的，本發(fā)明通過以下技術(shù)方案實(shí)現(xiàn):
一種集成電路，其特點(diǎn)是，包括: 一第一導(dǎo)電類型輕摻雜的半導(dǎo)體層；
一第一導(dǎo)電類型的第一阱，形成在半導(dǎo)體層中，所述的第一阱罩住有源器件，并且連接到第一阱電勢，
一第二導(dǎo)電類型的第二阱，形成在半導(dǎo)體層中，包圍著第一阱，所述的第二阱罩住有源器件，并且連接到第二阱電勢；以及
一第二導(dǎo)電類型的掩埋層，形成在第一阱下方，至少部分重疊包圍著所述第一阱的第二阱。
[0007]所述的掩埋層與第二阱接觸。
[0008]所述的掩埋層形成在第二阱周圍，但不與第二阱接觸。
[0009]所述的掩埋層與整個第二阱重疊。
[0010]所述的半導(dǎo)體層包括:
一第一導(dǎo)電類型的半導(dǎo)體襯底；以及
一第一導(dǎo)電類型的外延層，形成在所述的半導(dǎo)體襯底上，所述的掩埋層形成在半導(dǎo)體襯底上。
[0011]所述的第一阱罩住第二導(dǎo)電類型的MOS晶體管，作為有源器件。
[0012]所述的第二阱罩住第一導(dǎo)電類型的MOS晶體管，作為有源器件。
[0013]所述的第一導(dǎo)電類型為P-型，第二導(dǎo)電類型為N-型。
[0014]所述的第一阱的第一阱電勢包括第一接地電勢，半導(dǎo)體層電連接到第二接地電勢，通過第二阱和掩埋層，第一接地電勢與第二接地電勢絕緣。
[0015]所述的第二阱的第二阱電勢包括一個正電壓源電壓。
[0016]—種用于制備集成電路的方法，其特征在于，包括:
制備第一導(dǎo)電類型的半導(dǎo)體層，并且輕摻雜；
在半導(dǎo)體層中制備第一導(dǎo)電類型的第一阱，第一阱罩住有源器件，并且連接到第一阱電勢，
在半導(dǎo)體層中制備第二導(dǎo)電類型的第二阱包圍著第一阱，第二阱罩住有源器件，并且連接到第二阱電勢；并且
在第一阱下方，制備第二導(dǎo)電類型的掩埋層，并且部分重疊包圍著第一阱的第二阱。
[0017]所述制備第二導(dǎo)電類型的掩埋層，包括:
制備第二導(dǎo)電類型的掩埋層，與所述第二阱接觸。
[0018]所述制備第二導(dǎo)電類型的掩埋層包括:
制備第二導(dǎo)電類型的掩埋層，在所述第二阱附近，但不與第二阱接觸。
[0019]所述制備第二導(dǎo)電類型的掩埋層，包括:
制備第二導(dǎo)電類型的掩埋層，重疊整個第二阱。
[0020]所述制備第一導(dǎo)電類型的半導(dǎo)體層并且輕摻雜，包括:
制備第一導(dǎo)電類型的半導(dǎo)體襯底；并且
在所述的半導(dǎo)體襯底上，制備第一導(dǎo)電類型的外延層，其中掩埋層形成在半導(dǎo)體襯底上。
[0021]所述的第一阱罩住第二導(dǎo)電類型的MOS晶體管，作為有源區(qū)。
[0022]所述的第二阱罩住第一導(dǎo)電類型的MOS晶體管，作為有源區(qū)。
[0023]所述的第一導(dǎo)電類型為P-型，所述的第二導(dǎo)電類型為N-型。
[0024]所述第一阱的第一阱電勢包括第一接地電勢，半導(dǎo)體層電連接到第二接地電勢，通過第二阱和掩埋層，第一接地電勢與第二接地電勢絕緣。
[0025]所述第二阱的第二阱電勢包括正電壓源電壓。
[0026]—種集成電路，包括:
一第一導(dǎo)電類型的半導(dǎo)體層，并且輕摻雜；
一第一導(dǎo)電類型的第一阱，形成在半導(dǎo)體層中，第一阱罩住有源器件，并且連接到第一阱電勢，
一第二導(dǎo)電類型的第二阱，形成在半導(dǎo)體層中，包圍著第一阱，第二阱罩住有源器件，并且連接到第二阱電勢；以及
一第二導(dǎo)電類型的第三阱，形成在半導(dǎo)體層中，第三阱含有第一阱，并且至少部分重疊包圍著第一阱的第二阱。
[0027]所述的第三阱包括一個第二導(dǎo)電類型的深阱。
[0028]本發(fā)明與現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn):
本發(fā)明縮小了器件絕緣所需的硅面積，從而降低了集成電路的晶片尺寸和成本，同時有利于保持襯底噪聲較低，使得從襯底到模擬模塊的噪聲耦合較低。
【附圖說明】
[0029]圖1為含有傳統(tǒng)CMOS器件絕緣結(jié)構(gòu)的傳統(tǒng)功率集成電路的俯視圖；
圖2為利用傳統(tǒng)的CMOS器件絕緣結(jié)構(gòu)制備的電路模塊的剖面圖；
圖3為依據(jù)本發(fā)明的實(shí)施例，配置緊湊CMOS器件絕緣結(jié)構(gòu)的CMOS集成電路的俯視圖； 圖4為依據(jù)本發(fā)明的實(shí)施例，利用緊湊CMOS器件絕緣結(jié)構(gòu)制成的集成電路剖面圖；
圖5為依據(jù)本發(fā)明的可選實(shí)施例，利用緊湊CMOS器件絕緣結(jié)構(gòu)制成的集成電路的電路豐旲塊礎(chǔ)面圖；
圖6為依據(jù)本發(fā)明的可選實(shí)施例，利用緊湊CMOS器件絕緣結(jié)構(gòu)制成的集成電路的電路豐旲塊礎(chǔ)面圖；
圖7為依據(jù)本發(fā)明的可選實(shí)施例，使用緊湊CMOS器件絕緣結(jié)構(gòu)的P-阱和N-阱布局的俯視圖。
【具體實(shí)施方式】
[0030]本發(fā)明可以以各種方式實(shí)現(xiàn)，包括作為一個工藝；一種裝置；一個系統(tǒng)；和/或一種物質(zhì)合成物。在本說明書中，這些實(shí)現(xiàn)方式或本發(fā)明可能采用的任意一種其他方式，都可以稱為技術(shù)。一般來說，可以在本發(fā)明的范圍內(nèi)變換所述工藝步驟的順序。
[0031]本發(fā)明的一個或多個實(shí)施例的詳細(xì)說明以及附圖解釋了本發(fā)明的原理。雖然，本發(fā)明與這些實(shí)施例一起提出，但是本發(fā)明的范圍并不局限于任何實(shí)施例。本發(fā)明的范圍僅由權(quán)利要求書限定，本發(fā)明包含多種可選方案、修正以及等效方案。在以下說明中，所提出的各種具體細(xì)節(jié)用于全面理解本發(fā)明。這些細(xì)節(jié)用于解釋說明，無需這些詳細(xì)細(xì)節(jié)中的部分細(xì)節(jié)或全部細(xì)節(jié)，依據(jù)權(quán)利要求書，就可以實(shí)現(xiàn)本發(fā)明。為了條理清晰，本發(fā)明相關(guān)技術(shù)領(lǐng)域中眾所周知的技術(shù)材料并沒有詳細(xì)說明，以免對本發(fā)明產(chǎn)生不必要的混淆。
[0032]在本發(fā)明的實(shí)施例中，CMOS集成電路中的緊湊CMOS器件絕緣體系構(gòu)成一個含有PMOS器件的N-阱環(huán)，包圍著電路模塊中含有NMOS器件的P-阱，還在P-阱下方構(gòu)成一個的掩埋層。換言之，形成NMOS器件的P-阱，被形成PMOS器件的N-阱包圍著。N-型掩埋層形成在P-阱下方，部分延伸到周圍的N-阱下方。緊湊CMOS器件絕緣體系免去了在電路模塊周圍使用深N-阱環(huán)。因此，集成電路的電路模塊可以具有很小的硅面積，減小用于配置集成電路的晶片尺寸。
[0033]更確切地說，本發(fā)明所述的緊湊CMOS器件絕緣體系，利用N-掩埋層和周圍的PMOS器件的N-阱，提供NMOS器件的絕緣。通過形成在N-阱中，PMOS器件自我絕緣。從而，無需使用消耗很大硅面積的深N-阱環(huán)，就可以實(shí)現(xiàn)有效的器件絕緣。
[0034]圖3表示依據(jù)本發(fā)明的實(shí)施例，配置緊湊CMOS器件絕緣結(jié)構(gòu)的CMOS集成電路俯視圖。參見圖3，CMOS集成電路50包括電路模塊1-4，每個電路模塊都含有模擬電路和數(shù)字電路，每個電路模塊都含有PMOS和NMOS器件互連，以構(gòu)成各自的數(shù)字或模擬電路。PMOS器件形成在N-阱52中，而NMOS器件形成在P-阱54中。在本發(fā)明的實(shí)施例中，在每個電路模塊中，形成NMOS器件所在的P-阱54，被形成PMOS器件所在的N-阱52包圍著。形成在P-阱54中的NMOS器件還通過N-型掩埋層(圖中沒有表示出)，與襯底絕緣。按照這種方式，器件絕緣無需深N-阱環(huán)，利用較小的硅面積，可以制成集成電路的電路模塊。緊湊CMOS器件絕緣體系縮小了器件絕緣所需的硅面積，從而降低了集成電路50的晶片尺寸和成本。
[0035]在本發(fā)明的實(shí)施例中，緊湊CMOS器件絕緣結(jié)構(gòu)可用于模擬電路模塊和數(shù)字電路模塊。由于形成在其中的敏感模擬電路必須與經(jīng)常連接到數(shù)字接地的噪聲襯底絕緣。數(shù)字電路模塊的絕緣有利于保持襯底噪聲較低，使得從襯底到模擬模塊的噪聲耦合較低。
[0036]圖4表示依據(jù)本發(fā)明的實(shí)施例，利用緊湊CMOS器件絕緣結(jié)構(gòu)制成的集成電路的電路模塊剖面圖。在以下說明中，使用的參數(shù)與集成電路中相同類型的擴(kuò)散區(qū)或相同類型的層參數(shù)都相同。參見圖4，電路模塊60形成在集成電路上，例如圖3所示的集成電路50，可以是模擬電路模塊或數(shù)字電路模塊。在本示例中，假設(shè)電路模塊60為模擬電路模塊。電路模塊60形成在含有P-型襯底62和P-型外延層63的