三維集成電路的靜電保護電路的制作方法
【技術(shù)領域】
[0001 ] 本發(fā)明涉及集成電路靜電保護電路設計領域，尤其涉及一種三維集成電路的靜電保護電路。
【背景技術(shù)】
[0002]集成電路在制造、裝配和測試或在最終的應用中，很容易遭受到制造或者使用過程中的破壞性靜電放電(ESD)，從而使得集成電路受到靜電的損傷。
[0003]現(xiàn)有技術(shù)中，三維集成電路的靜電保護電路的電路圖參考圖1所示，包括:底層靜電保護電路1、中間層靜電保護電路2以及頂層靜電保護電路3，底層靜電保護電路1、中間層靜電保護電路2以及頂層靜電保護電路3中包括有第一電位端VDD、第二電位端VSS、輸入/輸出引腳10、ESD保護單元20，底層靜電保護電路I的第一電位端VDD和中間層靜電保護電路2種的第一電位端VDD之間通過一 ESD保護單元20和一 ESD總線30連接，中間層靜電保護電路2的第一電位端VDD和頂層靜電保護電路3的第一電位端VDD之間通過一ESD保護單元20和一 ESD總線30連接。底層靜電保護電路I的第二電位端VSS和中間層靜電保護電路2種的第二電位端VSS之間通過一 ESD保護單元20和另一 ESD總線40連接，中間層靜電保護電路2的第二電位端VSS和頂層靜電保護電路3的第二電位端VSS之間通過一 ESD保護單元20和另一 ESD總線40連接。
[0004]在對電路進行靜電保護測試時，以輸入/輸出引腳A和輸入/輸出引腳B之間的靜電放電通路為例，當電路中的輸入/輸出引腳A上產(chǎn)生靜電脈沖，靜電脈沖釋放的回路包括圖1中實線箭頭和虛線箭頭兩條，兩條靜電脈沖回路均需要通過多個ESD放電單元和ESD總線，到達接地端的輸入/輸出引腳B。因此，電流經(jīng)過的路徑較長，回路上的電阻較大，使得靜電放電的效果不好。而且，現(xiàn)有技術(shù)中需要多個電源總線，使得制備的整體電路的尺寸較大。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于，提供一種三維集成電路的靜電保護電路，減小靜電放電通路的路徑，減小整體電路的尺寸。
[0006]為解決上述技術(shù)問題，本發(fā)明提供一種三維集成電路的靜電保護電路，包括:
[0007]第一級保護電路、第二級保護電路和第三級保護電路，所述第一級保護電路、所述第二級保護電路和所述第三級保護電路分別包括一靜電保護模塊；
[0008]其中，所述靜電保護模塊包括一第一電位端和一第二電位端、至少一輸入/輸出引腳、至少一第一電位端引腳以及至少一第二電位端引腳，所述輸入/輸出引腳、所述第一電位端引腳以及所述第二電位端引腳分別與所述第一電位端和所述第二電位端連接；
[0009]所述第一級保護電路中的第一電位端、所述第二級保護電路中的第一電位端和所述第三級保護電路中的第一電位端同時連接在第一電源總線上；
[0010]所述第一級保護電路中的第二電位端、所述第二級保護電路中的第二電位端和所述第三級保護電路中的第二電位端同時連接在第二電源總線上。
[0011]可選的，每個所述輸入/輸出引腳與所述第一電位端之間串聯(lián)一靜電保護單元，每個所述輸入/輸出引腳與所述第二電位端之間串聯(lián)一靜電保護單元。
[0012]可選的，所述靜電保護模塊所述包括兩個輸入/輸出引腳。
[0013]可選的，每個所述第一電位端引腳與所述第一電位端之間串聯(lián)一靜電保護單元，每個所述第一電位端引腳與所述第二電位端之間串聯(lián)一靜電保護單元。
[0014]可選的，所述靜電保護模塊所述包括兩個第一電位端引腳。
[0015]可選的，每個所述第二電位端引腳與所述第一電位端之間串聯(lián)一靜電保護單元，每個所述第二電位端引腳與所述第二電位端之間串聯(lián)一靜電保護單元。
[0016]可選的，所述靜電保護模塊所述包括兩個第二電位端引腳。
[0017]可選的，所述靜電保護模塊中的所述第一電位端和所述第二電位端之間串聯(lián)一靜電保護單元。
[0018]可選的，所述靜電保護單元為一 NMOS晶體管，或者一寄生晶閘管，或者寄生晶閘管、反相器回路和NMOS晶體管的組合電路。
[0019]可選的，所述第一級保護電路中的第一電位端、所述第二級保護電路中的第一電位端和所述第三級保護電路中的第一電位端同時連接在一第一金屬互連線上。
[0020]可選的，所述第一級保護電路中的第二電位端、所述第二級保護電路中的第二電位端和所述第三級保護電路中的第二電位端同時連接在一第二金屬互連線上。
[0021 ] 與現(xiàn)有技術(shù)相比，本發(fā)明三維集成電路的靜電保護電路，第一級保護電路、第二級保護電路以及第三級保護電路各自的第一電位端同時連接在第一電源總線上，而且第一級保護電路、第二級保護電路以及第三級保護電路各自的第二電位端同時連接在第二電源總線上，使得靜電放電通路的路徑縮短，并且減少電源總線的條數(shù)，可以減小整體電路的尺寸。
【附圖說明】
[0022]圖1為現(xiàn)有技術(shù)中射頻電路的一三維集成電路的靜電保護電路的電路圖；
[0023]圖2為本發(fā)明一實施例中三維集成電路的靜電保護電路路的電路圖。
【具體實施方式】
[0024]下面將結(jié)合示意圖對本發(fā)明的三維集成電路的靜電保護電路進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術(shù)人員的廣泛知道，而并不作為對本發(fā)明的限制。
[0025]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0026]本發(fā)明的核心思想在于，將第一級保護電路、第二級保護電路以及第三級保護電路各自的第一電位端和各自的第二電位端之間分別通過一條電源總線實現(xiàn)互相之間的電連接，使得第一級保護電路、第二級保護電路以及第三級保護電路各自的第一電位端同時連接在第一電源總線上，而且第一級保護電路、第二級保護電路以及第三級保護電路各自的第二電位端同時連接在第二電源總線上，使得靜電放電通路的路徑縮短，并且減少電源總線的條數(shù)，可以減小整體電路的尺寸。
[0027]具體的，根據(jù)上述核心思想，結(jié)合圖2中三維集成電路的靜電保護電路的電路圖進行具體說明，本發(fā)明的靜電保護電路包括:
[0028]第一級保護電路L1、第二級保護電路L2和第三級保護電路L3，所述第一級保護電路L1、所述第二級保護電路L2和所述第三級保護電路L3分別包括一靜電保護模塊100。
[0029]所述靜電保護模塊100包括一第一電位端VDD和一第二電位端VSS、至少一輸入/輸出引腳101、至少一第一電位端引腳102以及至少一第二電位端引腳103，每個所述輸入/輸出引腳101、每個所述第一電位端引腳102以及每個所述第二電位端引腳103分別與所述第一電位端VDD和所述第二電位端VSS。本發(fā)明中，所述輸入/輸出引腳101、所述第一電位端引腳102以及所述第二電位端引腳103的個數(shù)可以分別為一個、兩個、五個、十個等，其具體個數(shù)可以根據(jù)實際電路設計進行選擇。例如，在本實施例中，所述靜電保護模塊100包括兩個輸入/輸出引腳101、兩個第一電位端引腳102、兩個第二電位端引腳103。
[0030]其中，每個所述輸入/輸出引腳101與所述第一電位端VDD之間串聯(lián)一靜電保護單元200，每個所述輸入/輸出引腳101與所述第二電位端VSS之間串聯(lián)一靜電保護單元200。
[0031 ] 每個所述第一電位端引腳102與所述第一電位端VDD之間串聯(lián)一靜電保護單元200，每個所述第一電位端引腳102與所述第二電位端VSS之間串聯(lián)一靜電保護單元200。
[0032]每個所述第二電位端引腳103與所述第一電位端VDD之間串聯(lián)一靜電保護單元200，每個所述第二電位端引腳103與所述第二電位端VSS之間串聯(lián)一靜電保護單元200。
[0033]在本發(fā)明中，所述靜電保護單元200可以為一 NMOS晶體管，或者一寄生晶閘管，或者還可以為寄生晶閘管、反相器回路和NMOS晶體管的組合電路，只要可以實現(xiàn)本發(fā)明的靜電保護單元的功能，即在本發(fā)明保護的思想范圍之內(nèi)，此為本領域技術(shù)人員可以理解的，在此不再贅述。
[0034]所述第一級保護電路LI中的第一電位端VDD、所述第二級保護電路L2中的第一電位端VDD和所述第三級保護電路L3中的第一電位端VDD同時連接在第一電源總線上?？梢岳斫獾氖?，所述第一級保護電路LI