本發(fā)明涉及模擬集成電路領(lǐng)域，特別涉及一種可用于數(shù)字模擬混合信號(hào)電路中的時(shí)鐘產(chǎn)生電路結(jié)構(gòu)。

背景技術(shù)：

在人類(lèi)利用科技和智慧探索自然的過(guò)程中，首先獲得的信號(hào)是模擬信號(hào)，而計(jì)算機(jī)只能處理數(shù)字信號(hào)。需要通過(guò)模數(shù)轉(zhuǎn)換器將自然界中廣泛存在的模擬信號(hào)量化成數(shù)字信號(hào)方便人們使用計(jì)算機(jī)處理和傳輸。因此模數(shù)轉(zhuǎn)換器是溝通模擬世界和數(shù)字世界的橋梁，具有重要使用價(jià)值和廣闊的應(yīng)用前景。

隨著ADC(模數(shù)轉(zhuǎn)換器)向著高速高精度的方向不斷發(fā)展，采樣時(shí)鐘抖動(dòng)引起的相位噪聲對(duì)采樣保持電路造成的誤差逐漸成為制約ADC性能提高的一個(gè)主要因素。采樣時(shí)鐘抖動(dòng)造成ADC性能降低的原理如下，采樣時(shí)鐘的抖動(dòng)是一個(gè)短期的、非積累性變量，表示數(shù)字信號(hào)的實(shí)際定時(shí)位置與其理想位置的時(shí)間偏差。時(shí)鐘信號(hào)產(chǎn)生的抖動(dòng)會(huì)使ADC的內(nèi)部電路錯(cuò)誤地觸發(fā)采樣時(shí)間，結(jié)果造成模擬輸入信號(hào)在幅度上的誤采樣，從而惡化ADC的信噪比。因此在高速高精度ADC應(yīng)用中，需要穩(wěn)定的時(shí)鐘信號(hào)來(lái)減小時(shí)鐘相位噪聲對(duì)ADC性能的影響。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供了一種時(shí)鐘穩(wěn)定技術(shù)，通過(guò)反饋信號(hào)產(chǎn)生電路對(duì)時(shí)鐘穩(wěn)定環(huán)路進(jìn)行反饋調(diào)節(jié)，獲得穩(wěn)定占空比的時(shí)鐘信號(hào)輸出。通過(guò)低通濾波器和N管電流調(diào)制反相器實(shí)現(xiàn)時(shí)鐘抖動(dòng)的降低。得到的穩(wěn)定的時(shí)鐘信號(hào)經(jīng)過(guò)兩相不交疊電路可以獲得兩相不交疊時(shí)鐘信號(hào)。

為了解決上述技術(shù)問(wèn)題，本發(fā)明提出的一種用于模數(shù)轉(zhuǎn)換器的時(shí)鐘產(chǎn)生電路，包括時(shí)鐘穩(wěn)定電路和兩相不交疊時(shí)鐘產(chǎn)生電路，所述時(shí)鐘穩(wěn)定電路包括時(shí)鐘穩(wěn)定環(huán)路和反饋信號(hào)產(chǎn)生電路。使用時(shí)鐘穩(wěn)定環(huán)路產(chǎn)生穩(wěn)定的時(shí)鐘信號(hào)，通過(guò)反饋信號(hào)產(chǎn)生電路產(chǎn)生反饋信號(hào)對(duì)時(shí)鐘穩(wěn)定環(huán)路進(jìn)行調(diào)節(jié)，反饋信號(hào)產(chǎn)生電路中包含了有源低通濾波器和N管電流調(diào)制反相器。

所述時(shí)鐘穩(wěn)定環(huán)路包括上拉PMOS管MP1，1個(gè)二輸入與非門(mén)NAND1和4個(gè)反相器，4個(gè)反相器分別記為反相器INV1、反相器INV2、反相器INV3和反相器INV4，其中，反相器INV1輸入端連接輸入時(shí)鐘信號(hào)，反相器INV1輸出端連接二輸入與非門(mén)NAND1的一個(gè)輸入端；二輸入與非門(mén)NAND1的輸出端連接反相器INV2的輸入端，反相器INV2的輸出端連接上拉PMOS管MP1的漏極和反相器INV3的輸入端，上拉PMOS管MP1的源極連接電源VDD，上拉PMOS管MP1柵極電壓來(lái)自反饋信號(hào)產(chǎn)生電路；反相器INV3的輸出端連接反相器INV4的輸入端，反相器INV4的輸出端連接二輸入與非門(mén)NAND1的另一個(gè)輸入端。

所述反饋信號(hào)產(chǎn)生電路包括有源低通濾波器，N管電流調(diào)制反相器，3個(gè)二輸入與非門(mén)，3個(gè)反相器和1個(gè)D觸發(fā)器DFF；該3個(gè)與非門(mén)分別記為二輸入與非門(mén)NAND2、二輸入與非門(mén)NAND3和二輸入與非門(mén)NAND4，該3個(gè)反相器分別記為反相器INV5、反相器INV6和反相器INV7。

所述有源低通濾波器包括1個(gè)運(yùn)算放大器AMP1，1個(gè)電阻R1和1個(gè)電容C1；電阻R1一端連接反相器INV5的輸出端，電阻R1另一端連接運(yùn)算放大器AMP1負(fù)相輸入端和電容C1一端；電容C1的另一端連接運(yùn)算放大器AMP1輸出端和NMOS管MN1柵極；運(yùn)算放大器正相輸入端連接參考電壓VREF，運(yùn)算放大器AMP1負(fù)相輸入端連接電阻R1和電容C1的一端，運(yùn)算放大器AMP1的輸出端連接至電容C1的另一端。

所述N管電流調(diào)制反相器包括NMOS管MN1、NMOS管MN2和PMOS管MP2，其中NMOS管MN2和PMOS管MP2構(gòu)成反相器，NMOS管MN1在柵極電壓控制下對(duì)流過(guò)反相器的N管的電流進(jìn)行調(diào)節(jié)；PMOS管MP2源極連接電源VDD，PMOS管MP2柵極連接二輸入與非門(mén)NAND4輸出端，PMOS管MP2漏極同時(shí)連接至NMOS管MN2的漏極和反相器INV6的輸入級(jí)；NMOS管MN2漏極連接PMOS管MP2的漏極，NMOS管MN2柵極連接二輸入與非門(mén)NAND4的輸出端，NMOS管MN2源極連接NMOS管MN1的漏極；NMOS管MN1的漏極連接NMOS管MN2的源極，NMOS管MN1的柵極連接運(yùn)算放大器AMP1的輸出端，NMOS管MN1的源極連接地。

本發(fā)明中，二輸入與非門(mén)NAND2的一個(gè)輸入端連接反相器INV4的輸出端，二輸入與非門(mén)NAND2的輸出端連接D觸發(fā)器DFF的數(shù)據(jù)輸入端D；D觸發(fā)器DFF的時(shí)鐘輸入端CLK連接反相器INV1的輸出端，D觸發(fā)器DFF的輸出端連接二輸入與非門(mén)NAND3的一個(gè)輸入端，二輸入與非門(mén)NAND3的另一個(gè)輸入端連接反相器INV1的輸出端，二輸入與非門(mén)NAND3的輸出端連接反相器INV5的輸入端；二輸入與非門(mén)NAND4的兩個(gè)輸入端分別連接反相器INV1和反相器INV2的輸出端；反相器INV6的輸出端連接反相器INV7的輸入端，反相器INV7的輸出端連接二輸入與非門(mén)NAND2的另一個(gè)輸入端。

所述兩相不交疊時(shí)鐘產(chǎn)生電路包括2個(gè)二輸入與非門(mén)和5個(gè)反相器，其中，2個(gè)二輸入與非門(mén)分別記為二輸入與非門(mén)NAND5和二輸入與非門(mén)NAND6，5個(gè)反相器分別記為反相器INV8、反相器INV9、反相器INV10、反相器INV11和反相器INV12，反相器INV8的輸入端連接反相器INV2的輸出端，反相器INV8的輸出端連接二輸入與非門(mén)NAND5的一個(gè)輸入端，二輸入與非門(mén)NAND5的另一個(gè)輸入端連接反相器INV12的輸出端，二輸入與非門(mén)NAND5的輸出端連接反相器INV9的輸入端；反相器INV9的輸出端連接反相器INV10的輸入端，反相器INV10的輸出端連接二輸入與非門(mén)NAND6的一個(gè)輸入端，二輸入與非門(mén)NAND6的另一個(gè)輸入端連接反相器INV2的輸出端，二輸入與非門(mén)NAND6的輸出端連接反相器INV11的輸入端；反相器INV11的輸出端連接反相器INV12的輸入端。

與現(xiàn)有技術(shù)相比，本發(fā)明用于模數(shù)轉(zhuǎn)換器的時(shí)鐘產(chǎn)生電路包括時(shí)鐘穩(wěn)定環(huán)路、反饋信號(hào)產(chǎn)生電路、兩相不交疊時(shí)鐘產(chǎn)生電路共3個(gè)部分。其中時(shí)鐘穩(wěn)定環(huán)路將輸入的時(shí)鐘信號(hào)轉(zhuǎn)變成穩(wěn)定占空比、低抖動(dòng)的時(shí)鐘信號(hào)；兩相不交疊時(shí)鐘產(chǎn)生電路將穩(wěn)定的時(shí)鐘信號(hào)轉(zhuǎn)變成穩(wěn)定的兩相不交疊時(shí)鐘；反饋信號(hào)產(chǎn)生電路通過(guò)采集輸入輸出的時(shí)鐘信號(hào)，為電路提供反饋調(diào)節(jié)信號(hào)，實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié)和低抖動(dòng)。

本發(fā)明提出的時(shí)鐘穩(wěn)定電路能夠集成在ADC電路中，相對(duì)于使用低相位噪聲振蕩器的方式，本發(fā)明提出的結(jié)構(gòu)能夠調(diào)節(jié)任意頻率的輸入時(shí)鐘信號(hào)?？梢酝ㄟ^(guò)將普通時(shí)鐘信號(hào)通過(guò)本發(fā)明的電路結(jié)構(gòu)，進(jìn)而獲得穩(wěn)定的、低抖動(dòng)的時(shí)鐘信號(hào)。通過(guò)采用本發(fā)明提出的結(jié)構(gòu)，可以顯著改善時(shí)鐘信號(hào)質(zhì)量，降低ADC對(duì)時(shí)鐘質(zhì)量的苛刻要求，提高ADC信噪比。

附圖說(shuō)明

圖1是本發(fā)明中時(shí)鐘穩(wěn)定電路工作原理示意圖；

圖2是本發(fā)明中時(shí)鐘穩(wěn)定環(huán)路電路原理圖；

圖3是本發(fā)明中反饋信號(hào)產(chǎn)生電路原理圖；

圖4是本發(fā)明中整體時(shí)鐘穩(wěn)定電路原理圖；

圖5是本發(fā)明中兩相不交疊時(shí)鐘產(chǎn)生電路。

具體實(shí)施方式

下面結(jié)合具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)地描述。

如圖1所示，本發(fā)明的設(shè)計(jì)思路是，通過(guò)時(shí)鐘穩(wěn)定環(huán)路產(chǎn)生穩(wěn)定時(shí)鐘信號(hào)，使用的時(shí)鐘穩(wěn)定環(huán)路自身通過(guò)與非門(mén)NAND1實(shí)現(xiàn)減少輸出時(shí)鐘信號(hào)CLK_OUT占空比，通過(guò)上拉PMOS管MP1實(shí)現(xiàn)增加輸出時(shí)鐘信號(hào)CLK_OUT占空比。通過(guò)反饋信號(hào)產(chǎn)生電路部分，根據(jù)輸入時(shí)鐘CLK和輸出時(shí)鐘CLK_OUT產(chǎn)生反饋信號(hào)A，實(shí)現(xiàn)對(duì)輸出時(shí)鐘占空比調(diào)節(jié)和時(shí)鐘抖動(dòng)消除。

如圖1所示，本發(fā)明提出的一種用于模數(shù)轉(zhuǎn)換器的時(shí)鐘產(chǎn)生電路，包括時(shí)鐘穩(wěn)定電路和兩相不交疊時(shí)鐘產(chǎn)生電路，所述時(shí)鐘穩(wěn)定電路包括時(shí)鐘穩(wěn)定環(huán)路和反饋信號(hào)產(chǎn)生電路。使用時(shí)鐘穩(wěn)定環(huán)路產(chǎn)生穩(wěn)定的時(shí)鐘信號(hào)，通過(guò)反饋信號(hào)產(chǎn)生電路產(chǎn)生反饋信號(hào)對(duì)時(shí)鐘穩(wěn)定環(huán)路進(jìn)行調(diào)節(jié)，反饋信號(hào)產(chǎn)生電路中包含了有源低通濾波器和N管電流調(diào)制反相器。

如圖2所示，本發(fā)明中，所述時(shí)鐘穩(wěn)定環(huán)路包括上拉PMOS管MP1，1個(gè)二輸入與非門(mén)NAND1和4個(gè)反相器，4個(gè)反相器分別記為反相器INV1、反相器INV2、反相器INV3和反相器INV4，其中，反相器INV1輸入端連接輸入時(shí)鐘信號(hào)，反相器INV1輸出端連接二輸入與非門(mén)NAND1的一個(gè)輸入端；二輸入與非門(mén)NAND1的輸出端連接反相器INV2的輸入端，反相器INV2的輸出端連接上拉PMOS管MP1的漏極和反相器INV3的輸入端，上拉PMOS管MP1的源極連接電源VDD，上拉PMOS管MP1柵極電壓來(lái)自反饋信號(hào)產(chǎn)生電路；反相器INV3的輸出端連接反相器INV4的輸入端，反相器INV4的輸出端連接二輸入與非門(mén)NAND1的另一個(gè)輸入端。

如圖3所示，本發(fā)明中，所述反饋信號(hào)產(chǎn)生電路包括有源低通濾波器，N管電流調(diào)制反相器，3個(gè)二輸入與非門(mén)，3個(gè)反相器和1個(gè)D觸發(fā)器DFF；該3個(gè)與非門(mén)分別記為二輸入與非門(mén)NAND2、二輸入與非門(mén)NAND3和二輸入與非門(mén)NAND4，該3個(gè)反相器分別記為反相器INV5、反相器INV6和反相器INV7。

所述有源低通濾波器包括1個(gè)運(yùn)算放大器AMP1，1個(gè)電阻R1和1個(gè)電容C1；電阻R1一端連接反相器INV5的輸出端，電阻R1另一端連接運(yùn)算放大器AMP1負(fù)相輸入端和電容C1一端；電容C1的另一端連接運(yùn)算放大器AMP1輸出端和NMOS管MN1柵極；運(yùn)算放大器正相輸入端連接參考電壓VREF，運(yùn)算放大器AMP1負(fù)相輸入端連接電阻R1和電容C1的一端，運(yùn)算放大器AMP1的輸出端連接至電容C1的另一端。

所述N管電流調(diào)制反相器包括NMOS管MN1、NMOS管MN2和PMOS管MP2，其中NMOS管MN2和PMOS管MP2構(gòu)成反相器，NMOS管MN1在柵極電壓控制下對(duì)流過(guò)反相器的N管的電流進(jìn)行調(diào)節(jié)；PMOS管MP2源極連接電源VDD，PMOS管MP2柵極連接二輸入與非門(mén)NAND4輸出端，PMOS管MP2漏極同時(shí)連接至NMOS管MN2的漏極和反相器INV6的輸入級(jí)；NMOS管MN2漏極連接PMOS管MP2的漏極，NMOS管MN2柵極連接二輸入與非門(mén)NAND4的輸出端，NMOS管MN2源極連接NMOS管MN1的漏極；NMOS管MN1的漏極連接NMOS管MN2的源極，NMOS管MN1的柵極連接運(yùn)算放大器AMP1的輸出端，NMOS管MN1的源極連接地。

如圖4所示，所述反饋信號(hào)產(chǎn)生電路和時(shí)鐘穩(wěn)定環(huán)路中，所述反饋信號(hào)產(chǎn)生電路中二輸入與非門(mén)NAND2的一個(gè)輸入端連接時(shí)鐘穩(wěn)定環(huán)路中反相器INV4的輸出端，二輸入與非門(mén)NAND2另一個(gè)輸入端連接反相器INV7的輸出端，二輸入與非門(mén)NAND2的輸出端連接D觸發(fā)器DFF的數(shù)據(jù)輸入端D。

D觸發(fā)器DFF的時(shí)鐘輸入端CLK連接時(shí)鐘穩(wěn)定環(huán)路中反相器INV1的輸出端，D觸發(fā)器DFF的輸出端連接二輸入與非門(mén)NAND3的一個(gè)輸入端，二輸入與非門(mén)NAND3的另一個(gè)輸入端連接反相器INV1的輸出端，二輸入與非門(mén)NAND3的輸出端連接反相器INV5的輸入端，反相器INV5的輸出端連接至電阻R1。

二輸入與非門(mén)NAND4的兩個(gè)輸入端分別連接反相器INV1和反相器INV2的輸出端；反相器INV6的輸出端連接反相器INV7的輸入端，二輸入與非門(mén)NAND4的輸出端連接PMOS管MP2和NMOS管MN2的柵極。反相器INV7的輸出端連接二輸入與非門(mén)NAND2的另一個(gè)輸入端。

如圖5所示，所述兩相不交疊時(shí)鐘產(chǎn)生電路包括2個(gè)二輸入與非門(mén)和5個(gè)反相器，其中，2個(gè)二輸入與非門(mén)分別記為二輸入與非門(mén)NAND5和二輸入與非門(mén)NAND6，5個(gè)反相器分別記為反相器INV8、反相器INV9、反相器INV10、反相器INV11和反相器INV12，反相器INV8的輸入端連接反相器INV2的輸出端，反相器INV8的輸出端連接二輸入與非門(mén)NAND5的一個(gè)輸入端，二輸入與非門(mén)NAND5的另一個(gè)輸入端連接反相器INV12的輸出端，二輸入與非門(mén)NAND5的輸出端連接反相器INV9的輸入端；反相器INV9的輸出端連接反相器INV10的輸入端，反相器INV10的輸出端連接二輸入與非門(mén)NAND6的一個(gè)輸入端，二輸入與非門(mén)NAND6的另一個(gè)輸入端連接反相器INV2的輸出端，二輸入與非門(mén)NAND6的輸出端連接反相器INV11的輸入端；反相器INV11的輸出端連接反相器INV12的輸入端。

本發(fā)明的時(shí)鐘穩(wěn)定環(huán)路中，如圖2所示，當(dāng)反饋信號(hào)A為1(高點(diǎn)平)時(shí)，上拉PMOS管截止，輸出時(shí)鐘CLK_OUT經(jīng)過(guò)兩個(gè)反相器INV3、INV4之后進(jìn)入與非門(mén)NAND1輸入端B。在節(jié)點(diǎn)B和CLKN都為1時(shí)，CLK_OUT為1；當(dāng)節(jié)點(diǎn)B和CLKN有一個(gè)為0時(shí)，CLK_OUT變?yōu)?，并且鉗制NAND1輸出為1，CLK_OUT自鎖為低電平0。當(dāng)反饋信號(hào)A為0時(shí)，上拉PMOS管MP1導(dǎo)通，CLK_OUT變成高電平1。

本發(fā)明的反饋信號(hào)產(chǎn)生電路如圖3所示，時(shí)鐘穩(wěn)定電路整體電路如圖4，當(dāng)輸出時(shí)鐘CLK_OUT占空比大于50％時(shí)候，節(jié)點(diǎn)B信號(hào)占空比也大于50％，導(dǎo)致節(jié)點(diǎn)C信號(hào)占空比大于50％，從而節(jié)點(diǎn)D信號(hào)占空比大于50％，節(jié)點(diǎn)D是運(yùn)算放大器AMP1負(fù)相輸入端，因此運(yùn)放AMP1輸出端節(jié)點(diǎn)E電壓趨向于減小。節(jié)點(diǎn)E控制NMOS管調(diào)制反相器，E點(diǎn)電壓減小導(dǎo)致NMOS管MN1電流減小，進(jìn)而NMOS管MN2和PMOS管MP2構(gòu)成的反相器中N管電流減小，即N管調(diào)制反相器輸出節(jié)點(diǎn)F電壓難以變低，導(dǎo)致F點(diǎn)占空比大于50％。反饋信號(hào)A占空比大于50％，從而上拉PMOS管導(dǎo)通時(shí)間減小，輸出時(shí)鐘CLK_OUT高電平時(shí)間減少，占空比趨于50％。反之，當(dāng)輸出時(shí)鐘CLK_OUT占空比小于50％的時(shí)候，節(jié)點(diǎn)B信號(hào)占空比小于50％，導(dǎo)致節(jié)點(diǎn)C信號(hào)占空比小于50％，從而節(jié)點(diǎn)D信號(hào)占空比小于50％，節(jié)點(diǎn)D是運(yùn)算放大器AMP1負(fù)相輸入端，因此運(yùn)放AMP1輸出端節(jié)點(diǎn)E電壓趨向于增大。進(jìn)而導(dǎo)致NMOS管MN1電流增大，N管調(diào)制反相器中N管電流增大，即N管調(diào)制反相器輸出節(jié)點(diǎn)F電壓容易變低，導(dǎo)致F點(diǎn)占空比變小。反饋信號(hào)A占空比小于50％，從而上拉PMOS管導(dǎo)通時(shí)間增加，輸出時(shí)鐘CLK_OUT高電平時(shí)間增加，占空比趨于50％。

本發(fā)明中，兩相不交疊時(shí)鐘產(chǎn)生電路如圖5所示，時(shí)鐘穩(wěn)定電路輸出的占空比50％、低抖動(dòng)的時(shí)鐘信號(hào)CLK_OUT分為兩路，一路經(jīng)過(guò)反相器INV8延時(shí)后進(jìn)入與非門(mén)NAND5，另一路直接進(jìn)入反相器NAND6。與非門(mén)僅在輸入信號(hào)全為1的時(shí)候輸出信號(hào)0，與非門(mén)輸入信號(hào)有一個(gè)為0的時(shí)候輸出信號(hào)1，利用此特性和反相器延時(shí)，實(shí)現(xiàn)輸出低電平兩相不交疊時(shí)鐘CLK_A和CLK_B。

盡管上面結(jié)合圖對(duì)本發(fā)明進(jìn)行了描述，但是本發(fā)明并不局限于上述的具體實(shí)施方式，上述的具體實(shí)施方式僅僅是示意性的，而不是限制性的，本領(lǐng)域的普通技術(shù)人員在本發(fā)明的啟示下，在不脫離本發(fā)明宗旨的情況下，還可以做出很多變形，這些均屬于本發(fā)明的保護(hù)之內(nèi)。