技術(shù)領(lǐng)域

本公開總體上涉及生成時(shí)鐘信號(hào)，更具體地講，涉及一種用于調(diào)節(jié)時(shí)鐘信號(hào)中的占空比的系統(tǒng)和方法。

背景技術(shù)：

晶體振蕩器(諸如，溫度補(bǔ)償晶體振蕩器(TCXO))向典型的射頻集成電路內(nèi)的各種鎖相環(huán)(PLL)提供參考頻率，也向各種處理器提供時(shí)鐘。這些PLL對(duì)無線電設(shè)備(諸如，Wi-Fi、蜂窩、全球?qū)Ш叫l(wèi)星系統(tǒng)(GNSS)和藍(lán)牙)來說是必需的塊。

隨著通信系統(tǒng)發(fā)展，存在開發(fā)極低噪聲的PLL以合成在無線電設(shè)備的發(fā)射器和/或接收器中使用的極低噪聲的本地振蕩器信號(hào)的需求。用于PLL的更高的參考頻率通常會(huì)提高PLL的相位噪聲。因此，期望具有將兩倍的晶體振蕩器頻率用作針對(duì)PLL的參考時(shí)鐘的選擇。一般通過可以是PLL的部分或在PLL的外部的倍頻電路使用參考時(shí)鐘的上升沿和下降沿二者來實(shí)現(xiàn)參考時(shí)鐘。針對(duì)這樣的應(yīng)用，倍頻電路具有盡可能接近于對(duì)稱的占空比或50％的占空比的輸入時(shí)鐘是重要的。這降低了從倍頻電路輸出的倍頻中的不必要的子諧波的水平。

技術(shù)實(shí)現(xiàn)要素：

本公開已經(jīng)解決了上面的問題和缺點(diǎn)，并至少提供下面描述的優(yōu)點(diǎn)。

根據(jù)本公開的一方面，提供一種裝置，包括(但不限于)：緩沖器；第一反相器，電連接到緩沖器；第二反相器，電連接到第一反相器；差分積分器，其中，第一反相器的第一輸出電連接到差分積分器的第一輸入，其中，第二反相器的第二輸出電連接到差分積分器的第二輸入，其中，差分積分器的第三輸出電連接到緩沖器。

根據(jù)本公開的另一方面，提供一種方法，包括(但不限于)以下步驟：基于將時(shí)鐘信號(hào)提供給緩沖器，來生成緩沖的時(shí)鐘信號(hào)；基于將緩沖的時(shí)鐘信號(hào)提供給第一反相器，來生成第一時(shí)鐘信號(hào)；基于將第一時(shí)鐘信號(hào)提供給第二反相器，來生成第二時(shí)鐘信號(hào)；基于將第一時(shí)鐘信號(hào)的第一電壓電平和第二時(shí)鐘信號(hào)的第二電壓電平提供給差分積分器，從差分積分器生成輸出信號(hào)；基于將來自差分積分器的輸出信號(hào)提供給緩沖器，偏置緩沖器的閾值。

附圖說明

從下面結(jié)合附圖進(jìn)行的詳細(xì)描述，本公開的上述和其他方面、特征和優(yōu)點(diǎn)將變得更加清楚，其中：

圖1是根據(jù)本公開的實(shí)施例的用于控制參考時(shí)鐘的占空比的示例性系統(tǒng)的示意圖；

圖2是根據(jù)本公開的另一實(shí)施例的用于控制參考時(shí)鐘的占空比的另一示例性系統(tǒng)的示意圖。

具體實(shí)施方式

現(xiàn)在，以下將參照示出本公開的實(shí)施例的附圖對(duì)本公開進(jìn)行更加完整地描述。然而，可以很多不同的形式來實(shí)現(xiàn)本公開，并且本公開不應(yīng)該被解釋為受限于在此闡述的實(shí)施例。相反，提供這些實(shí)施例，使得本公開將是徹底和完全的，并將裝置和方法的范圍完整地傳達(dá)給本領(lǐng)域技術(shù)人員。在附圖中，為了清晰，可夸大層和區(qū)域的大小和相對(duì)大小。相同的參考標(biāo)號(hào)始終表示相同的元件。

將理解，當(dāng)元件被稱為“連接”或者“結(jié)合”到另一元件時(shí)，該元件可被直接地連接到或者結(jié)合到該另一元件，或者可存在中間元件。相反，當(dāng)元件被稱為“直接地連接”或者“直接地結(jié)合”到另一元件時(shí)，不存在中間元件。如這里所使用的術(shù)語“和/或”包括(但不限于)一個(gè)或多個(gè)相關(guān)所列項(xiàng)的任意或全部組合。

將理解，盡管術(shù)語第一、第二和其他術(shù)語可在這里用于描述各種元件，但是這些元件不應(yīng)被這些術(shù)語所限制。這些術(shù)語僅用于將一個(gè)元件與另一元件進(jìn)行區(qū)分。例如，第一信號(hào)可被稱為第二信號(hào)，類似地，第二信號(hào)可被稱為第一信號(hào)。

這里使用的術(shù)語僅是為了描述特定的實(shí)施例的目的，而不意圖限制本裝置和方法。除非上下文另有清楚地指示，否則如這里使用的單數(shù)形式也意圖包括復(fù)數(shù)形式。還將理解，當(dāng)在本說明書中使用術(shù)語“包括”和/或“包含”時(shí)，表明存在敘述的特征、區(qū)域、整體、步驟、操作、元件和/或組件，但不排除存在或添加一個(gè)或多個(gè)其他特征、區(qū)域、整體、步驟、操作、元件、組件和/或它們的組。

除非另有定義，否則這里使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與本裝置和方法所屬領(lǐng)域的普通技術(shù)人員普遍理解的含義相同的含義。還將理解，除非在這里明確地定義，否則術(shù)語(諸如，在通用字典中定義的術(shù)語)應(yīng)該被解釋為具有與它們?cè)谙嚓P(guān)領(lǐng)域和/或本說明書的上下文中的含義一致的含義，而不被理想化或過于正式地解釋。

通常由參考時(shí)鐘提供移動(dòng)無線通信裝置內(nèi)的頻率合成器。參考時(shí)鐘具有獨(dú)特的振蕩頻率、穩(wěn)定度、溫度漂移、功耗和占空比。參考時(shí)鐘將穩(wěn)定的時(shí)鐘信號(hào)提供到頻率合成器，并且還將穩(wěn)定的時(shí)鐘信號(hào)提供到包括處理器、存儲(chǔ)器和通信塊的多個(gè)功能塊。通常期望使用倍頻電路生成兩倍的參考時(shí)鐘頻率，以用作用于高性能合成器的更高的頻率參考。為了使倍頻電路良好運(yùn)行，用于倍頻電路的參考時(shí)鐘或輸入時(shí)鐘必須盡可能的接近于對(duì)稱的占空比或具有50％的占空比。商業(yè)TCXO一般具有范圍為45％至55％的占空比。本系統(tǒng)和方法控制并且修改參考時(shí)鐘的占空比，以獲得盡可能接近于50％的占空比。

圖1是根據(jù)本公開的實(shí)施例的用于控制參考時(shí)鐘的占空比的示例性系統(tǒng)的示意圖。振蕩器110將頻率源(諸如，晶體時(shí)鐘)提供到振蕩器輸入緩沖器114。振蕩器110通常在包括(但不限于)圖1中示出的其他組件的集成電路(IC)的外部。例如，振蕩器110是在大范圍的溫度上具有極穩(wěn)定的頻率的TCXO。在本公開的一個(gè)實(shí)施例中，振蕩器110可能沒有溫度補(bǔ)償。振蕩器110通過電容器112電容性地連接到振蕩器輸入緩沖器114。根據(jù)本公開的實(shí)施例，振蕩器輸入緩沖器114是在它的輸入引腳與輸出引腳之間具有大電阻的反相器。振蕩器輸入緩沖器114的輸出時(shí)鐘被提供到緩沖器116(例如，CMOS緩沖器)。緩沖器116銳化振蕩器輸入緩沖器114的輸出時(shí)鐘的邊沿，即降低輸出時(shí)鐘的上升時(shí)間和下降時(shí)間。振蕩器輸入緩沖器114將輸入信號(hào)反相到緩沖器116。應(yīng)理解，在不脫離本公開的范圍的情況下，緩沖器116可包括用于銳化振蕩器輸入緩沖器114的輸出時(shí)鐘的邊沿的偶數(shù)個(gè)反相器。在上電時(shí)，或在沒有任何校正時(shí)，根據(jù)包括振蕩器110不對(duì)稱、振蕩器輸入緩沖器114不對(duì)稱、緩沖器116不對(duì)稱以及從振蕩器110至反相器118的電路路徑內(nèi)的寄生阻抗的影響的因素，從緩沖器116輸出并進(jìn)入反相器118的緩沖的時(shí)鐘的占空比可在45％至55％的范圍內(nèi)變化。

本公開的實(shí)施例提供一種能夠?qū)r(shí)鐘信號(hào)的占空比校正為盡可能地接近于50％的電路。為了調(diào)節(jié)由反相器120輸出的參考時(shí)鐘(CLKB)的占空比，使用差分積分器隨時(shí)間對(duì)反相器118的輸出與反相器120的輸出的差進(jìn)行積分。差分積分器包括(但不限于)差分放大器124、電阻器126、電容器130、電阻器128和電容器132。積分的差信號(hào)出現(xiàn)在差分放大器124的輸出處，并且通過電阻器122被用于調(diào)節(jié)振蕩器輸入緩沖器114的閾值。負(fù)反饋使得反相器118的直流(DC)電壓與反相器120的直流電壓的差為零。如果在反相器118和反相器120各自的CLKA和CLKB的DC電壓的差偏離零，則差分積分器在差分積分器的輸出處生成電壓，該電壓使得振蕩器輸入緩沖器114的閾值沿著為了將CLKA與CLKB的DC電壓的差減小為零這樣的方向改變。當(dāng)CLKA與CLKB的DC電壓的差為零時(shí)，信號(hào)CLKA和信號(hào)CLKB具有相同的DC電壓電平，并且只有在CLKA的占空比和CLKB的占空比均為50％時(shí)才可能。任何非50％的占空比將造成CLKA和CLKB具有不同的DC電壓電平。CLKA和CLKB具有緊密匹配的上升時(shí)間和下降時(shí)間，從而如果它們具有相同的DC電壓電平，則它們可具有相同的占空比。通過將反相器的物理設(shè)計(jì)與反相器所見的輸出阻抗進(jìn)行匹配，來獲得反相器118和反相器120的匹配的上升時(shí)間和下降時(shí)間。

反相器118和反相器120各自輸出處的CLKA和CLKB均具有DC電壓電平。DC電壓電平是CLKA和CLKB的時(shí)鐘信號(hào)的占空比的測(cè)量。CLKB是CLKA的反相的時(shí)鐘信號(hào)。例如，如果CLKA具有40％的占空比，則CLKB具有60％的占空比，并且CLKA和CLKB的DC電壓電平不相同。假設(shè)用于反相器118和反相器120的電源電壓是VDD，并且反相器118和反相器120的邏輯輸出從0V到VDD。如果CLKA具有40％的占空比，則CLKA的DC電壓電平是0.4×VDD，CLKB的DC電壓是0.6×VDD。如果CLKA和CLKB的占空比均為50％，則CLKA和CLKB的DC電壓電平相同，即，均為0.5×VDD。

在本公開的實(shí)施例中，通過由差分放大器124、電阻器126、電阻器128、電容器130和電容器132組成的差分積分器，來獲得匹配的反相器118和反相器120的輸出的差的積分。雖然不是關(guān)鍵的，但是還可通過將一個(gè)或多個(gè)各自的電阻器和電容器的物理設(shè)計(jì)進(jìn)行匹配，來獲得RC電路(電阻器126和電容器130與電阻器128和電容器132相對(duì))的匹配。被選擇為對(duì)反相器118和反相器120的輸出進(jìn)行積分的RC時(shí)間常數(shù)是振蕩器110的基本頻率的函數(shù)。在本公開的一個(gè)實(shí)施例中，針對(duì)具有26MHZ的基本頻率的振蕩器110，電容器130和電容器132的值可以是10微微法，電阻器126和電阻器128的值可以是幾十萬歐。

反相器118的輸出電壓與反相器120的輸出電壓之間的差被供應(yīng)到差分放大器124。差分放大器124的輸出是反相器118與反相器120各自的CLKA與CLKB之間的DC電壓的差的積分值。由于差分放大器124的高DC增益，CLKA和CLKB的DC電壓的任何差將差分放大器124輸出驅(qū)動(dòng)為差分放大器124的電壓電源軌(voltage supply rail)。如果分別匹配的反相器118和反相器120的輸出處的CLKA和CLKB的占空比是50％，則反相器118和反相器120的輸出信號(hào)的DC電壓值是相同的，并且它們的差為零。施加到差分放大器124的輸入的零伏差值產(chǎn)生穩(wěn)定的DC輸出電壓。穩(wěn)定的DC輸出電壓不與差分放大器124的任一個(gè)電源電壓共軌。在本公開的一個(gè)實(shí)施例中，差分放大器124具有有助于包括低DC偏移、高DC增益和低帶寬的電路的整體精度的屬性。在本公開的一個(gè)實(shí)施例中，差分放大器124可具有低于1mv的DC偏移，80db的DC增益和5MHz的單位增益帶寬。

本公開的實(shí)施例提供一種用于修改時(shí)鐘信號(hào)的占空比的電路，并且提供一種將時(shí)鐘信號(hào)的占空比修改為盡可能接近于50％的電路。如上所述，如果從反相器118和反相器120分別輸出的CLKA和CLKB的占空比是50％，則差分放大器124的輸出處于穩(wěn)定的DC電壓，并不與差分放大器124的電源電壓共軌。隨著從反相器118和反相器120輸出的占空比從50％改變，差分放大器124的輸出將改變，從而促使占空比為50％。

在本公開的一個(gè)實(shí)施例中，為了校正占空比并且收斂于具有50％的占空比的時(shí)鐘信號(hào)，差分放大器124的輸出被返回供應(yīng)到振蕩器輸入緩沖器114的輸入。差分放大器124的輸出通過電阻器122被返回供應(yīng)到振蕩器輸入緩沖器114。從差分放大器124返回供應(yīng)到振蕩器輸入緩沖器114的信號(hào)被用作偏置信號(hào)，以改變振蕩器輸入緩沖器114的切換閾值(switching threshold)。進(jìn)入振蕩器輸入緩沖器114的時(shí)鐘信號(hào)的轉(zhuǎn)換速率不是極其快的，時(shí)鐘信號(hào)的上升時(shí)間和下降時(shí)間通常在幾納秒的范圍內(nèi)。隨著振蕩器輸入緩沖器114的切換閾值由于來自差分放大器的偏置信號(hào)而改變，振蕩器輸入緩沖器114的輸出切換的時(shí)間改變，因此使得振蕩器輸入緩沖器114的輸出的占空比改變。

在本公開的一個(gè)實(shí)施例中，振蕩器110以時(shí)鐘信號(hào)的基本頻率和可不等于50％的占空比提供時(shí)鐘信號(hào)。時(shí)鐘信號(hào)傳播經(jīng)過振蕩器輸入緩沖器114、緩沖器116、反相器118和反相器120。通過差分放大器124、電阻器126、電容器130、電阻器128和電容器132，隨時(shí)間對(duì)從反相器118和反相器120分別輸出的CLKA和CLKB的DC電壓電平之間的差進(jìn)行積分。從差分放大器124輸出的閾值偏置信號(hào)由于反相器118和反相器120的輸出的占空比不是50％，而沿正方向或負(fù)方向改變。方向取決于該差是正還是負(fù)，這與占空比是高于50％還是低于50％相同。差分放大器124的輸出將閾值偏置信號(hào)提供到校正CLKB的占空比的振蕩器輸入緩沖器114。該反饋處理使得CLKB的占空比盡可能接近于50％。在本公開的一個(gè)實(shí)施例中，時(shí)鐘信號(hào)將在50毫秒內(nèi)收斂于50％的占空比。

在本公開的一個(gè)實(shí)施例中，在同一裸片上使用CMOS工藝制造彼此極為貼近的元件110至元件132，以降低可將誤差引入到占空比校正電路中的寄生阻抗和噪聲。

圖2是根據(jù)本公開的實(shí)施例的用于控制參考時(shí)鐘的占空比的另一系統(tǒng)的示意圖。振蕩器210通過電容器212將頻率源(諸如，參考時(shí)鐘)提供到振蕩器輸入緩沖器214。振蕩器210可以是TCXO、晶體振蕩器或另一時(shí)鐘源。振蕩器210的頻率可隨著溫度而改變，改變量取決于所用振蕩器的類型。振蕩器輸入緩沖器214將振蕩器210的輸出放大為時(shí)鐘信號(hào)。根據(jù)本公開的一個(gè)實(shí)施例，振蕩器輸入緩沖器214是在它的輸入引腳與輸出引腳之間具有大電阻的反相器。振蕩器輸入緩沖器214的輸出被供應(yīng)到緩沖器216，該緩沖器216將時(shí)鐘信號(hào)放大以銳化隨后被傳遞到反相器218和反相器220的時(shí)鐘信號(hào)的邊沿。在沒有來自在本申請(qǐng)中描述的占空比環(huán)路的任何校正的情況下，根據(jù)包括振蕩器210不對(duì)稱、振蕩器輸入緩沖器214不對(duì)稱、緩沖器216不對(duì)稱以及從振蕩器210至反相器220的電路路徑內(nèi)的寄生阻抗的影響的因素，進(jìn)入反相器218的緩沖的時(shí)鐘信號(hào)的占空比可在45％至55％的范圍內(nèi)變化。

本公開提供一種能夠?qū)r(shí)鐘信號(hào)的占空比校正為50％的電路。通過差分積分器226對(duì)反相器218的輸出電壓和反相器220的輸出電壓的差進(jìn)行積分，上面針對(duì)圖1已經(jīng)對(duì)差分積分器226的操作原理進(jìn)行了描述。如果占空比不是處于50％，則CLKA的DC電壓電平與CLKB的DC電壓電平之間存在差，差分積分器226根據(jù)差是正還是負(fù)，或者根據(jù)占空比是高于50％還是低于50％，來生成上升或下降的輸出。然后差分積分器226的輸出通過電阻器222被施加到振蕩器輸入緩沖器214以調(diào)節(jié)它的閾值。由于振蕩器210的上升時(shí)間和下降時(shí)間不是極其快的，因此振蕩器輸入緩沖器214的閾值的變化具有改變振蕩器輸入緩沖器214的輸出處的占空比的效果。因此，當(dāng)反饋環(huán)路閉合時(shí)，負(fù)反饋感測(cè)CLKA的DC電壓電平與CLKB的DC電壓電平的差，并使得該差為零。由于CLKA和CLKB具有非?？旌土己闷ヅ涞纳仙龝r(shí)間和下降時(shí)間，因此CLKA和CLKB的兩個(gè)電壓的DC值僅在占空比精確地處于50％時(shí)才相等。

通過差分積分器226來執(zhí)行匹配的反相器218和反相器220的輸出的積分。差分積分器226使用如在圖1中描述的RC電路隨時(shí)間對(duì)時(shí)鐘信號(hào)CLKA的DC電壓電平與時(shí)鐘信號(hào)CLKB的電壓電平的差進(jìn)行積分。如上針對(duì)圖1所述，差分積分器226提供偏置信號(hào)以改變振蕩器輸入緩沖器214的切換閾值。偏置振蕩器輸入緩沖器214的切換閾值改變時(shí)鐘信號(hào)CLKB的占空比。在系統(tǒng)上電時(shí)，開關(guān)232閉合而開關(guān)234斷開，允許差分積分器226控制切換閾值并將時(shí)鐘信號(hào)CLKB的占空比收斂于50％。在占空比已經(jīng)收斂于50％的穩(wěn)定狀態(tài)之后，進(jìn)行閾值偏置信號(hào)的測(cè)量。

在本公開的一個(gè)實(shí)施例中，通過將來自差分積分器226的輸出的閾值偏置信號(hào)提供給電壓比較器224的第一輸入，并將數(shù)模轉(zhuǎn)換器(DAC)228的輸出提供給電壓比較器224的第二輸入，來進(jìn)行閾值偏置測(cè)量。例如，DAC 228包括(但不限于)8位R/2R電阻梯形電路(R-2R resistor ladder)。處理器238執(zhí)行使DAC 228循環(huán)通過所有可能值的程序代碼。當(dāng)電壓比較器224的第一輸入是DC值時(shí)，循環(huán)通過DAC 228的所有DAC值的操作根據(jù)DAC 228的輸出是高于在電壓比較器224的第一輸入處的閾值偏置信號(hào)還是低于該閾值偏置信號(hào)，在電壓比較器224的輸出處產(chǎn)生高電壓或低電壓。處理器238執(zhí)行搜索DAC值的程序代碼，所述DAC值使得電壓比較器224從高切換到低(或從低切換到高，取決于搜索發(fā)生的方向)。在電壓比較器224的輸出處的轉(zhuǎn)變被觀察到時(shí)的DAC代碼將是這樣的代碼，該代碼給出在DAC 228的輸出處最接近于差分積分器226的輸出的電壓。處理器238存儲(chǔ)該DAC代碼并還將該DAC代碼提供到DAC 230。例如，DAC 230包括(但不限于)8位R/2R電阻梯形電路。根據(jù)本公開的一個(gè)實(shí)施例，DAC 230和DAC 228可以是相同的組件，在這種情況下，進(jìn)入到開關(guān)234的電壓與進(jìn)入到電壓比較器224的電壓相同。

在完成之前描述的校正過程之后，開關(guān)234閉合而開關(guān)232斷開。DAC 230通過電阻器222將穩(wěn)定狀態(tài)的閾值偏置信號(hào)提供到振蕩器輸入緩沖器214，該穩(wěn)定狀態(tài)的閾值偏置信號(hào)保持時(shí)鐘信號(hào)的50％的占空比，同時(shí)消除了來自占空比環(huán)路的噪聲成分。在校正之后，差分積分器226和電壓比較器224還可以被斷電以節(jié)省電力。

在本公開的一個(gè)實(shí)施例中，在同一裸片上使用CMOS工藝制造彼此極為貼近的元件210至元件238，以降低可將誤差引入到電路中的寄生阻抗和噪聲。

雖然已經(jīng)參照本公開的特定實(shí)施例對(duì)本公開進(jìn)行了具體地示出和描述，但是本領(lǐng)域的普通技術(shù)人員將理解，在不脫離由權(quán)利要求和它們的等同物限定的本裝置和方法的精神和范圍的情況下，可進(jìn)行形式和細(xì)節(jié)上的各種改變。