本發(fā)明涉及集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及一種低功耗低噪聲電流反饋型儀表放大器。

背景技術(shù)：

隨著生物醫(yī)學(xué)傳感技術(shù)、集成電路技術(shù)等快速發(fā)展，采用電池工作的便攜式可穿戴設(shè)備越來越多，研發(fā)低功耗、低噪聲的集成電路是實(shí)現(xiàn)高品質(zhì)持久耐用的便攜式電子系統(tǒng)的基礎(chǔ)和迫切需要，低功耗低噪聲設(shè)計(jì)是便攜式電子設(shè)備的重要優(yōu)化設(shè)計(jì)目標(biāo)。

對于可穿戴設(shè)備中的生物醫(yī)學(xué)低頻信號采集所面臨的噪聲和直流失調(diào)等問題，目前通常的方法是采用斬波等技術(shù)來進(jìn)行性能優(yōu)化。而生物醫(yī)學(xué)信號處理中存在的共模失調(diào)電壓可以采用輸入預(yù)處理電路的隔直功能進(jìn)行抑制，同時采用電流反饋型儀表放大器提高共模抑制比。但是，在傳統(tǒng)的電流反饋型儀表放大器中，由于輸入跨導(dǎo)支路和反饋跨導(dǎo)支路的晶體管寬長比相同。對比電流反饋型儀表放大器和普通的折疊共源共柵放大器可知，由于增加了反饋跨導(dǎo)支路，其輸出噪聲和功耗都會相應(yīng)的增加。因而非常有必要對生物醫(yī)學(xué)信號處理前端集成電路中傳統(tǒng)的電流反饋型儀表放大器的噪聲和功耗性能進(jìn)行設(shè)計(jì)優(yōu)化。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問題是現(xiàn)有的電流反饋型儀表放大器中存在的噪聲較大和功耗較高的問題，提供一種低功耗低噪聲電流反饋型儀表放大器。

為解決上述問題，本發(fā)明是通過以下技術(shù)方案實(shí)現(xiàn)的：

一種低功耗低噪聲電流反饋型儀表放大器，由輸入預(yù)處理電路I0、運(yùn)算跨導(dǎo)放大電路I1和電容反饋網(wǎng)絡(luò)I2組成；所述運(yùn)算跨導(dǎo)放大電路I1包括輸入跨導(dǎo)支路和反饋跨導(dǎo)支路；輸入跨導(dǎo)支路由PMOS晶體管PM10、PMOS晶體管PM11和PMOS晶體管PM14構(gòu)成；反饋跨導(dǎo)支路由PMOS晶體管PM12、PMOS晶體管PM13和PMOS晶體管PM15構(gòu)成；在晶體管長度相同的情況下，輸入跨導(dǎo)差分晶體管對即PMOS晶體管PM10和PMOS晶體管PM11的寬長比是反饋跨導(dǎo)差分晶體管對即PMOS晶體管PM12和PM13的寬長比的N倍，且偏置晶體管對即PMOS晶體管PM14寬長比是PMOS晶體管PM15的寬長比的N倍；上述N大于1。

上述方案中，所述N的取值范圍為1～10之間。

上述方案中，輸入預(yù)處理電路I0的同相輸入端VIP0形成該放大器的同相輸入端VIP，輸入預(yù)處理電路I0的反相輸入端VIN0形成該放大器的反相輸入端VIN；輸入預(yù)處理電路I0的差分同相輸出端VOUTP0接運(yùn)算跨導(dǎo)放大電路I1的同相差分輸入端VIP1；輸入預(yù)處理電路I0的差分反相輸出端VOUTN0接運(yùn)算跨導(dǎo)放大電路I1的反相差分輸入端VIN1；運(yùn)算跨導(dǎo)放大電路I1的同相反饋輸入端VFBP接電容反饋網(wǎng)絡(luò)I2的同相輸出端VOUTP2；運(yùn)算跨導(dǎo)放大電路I1的反相反饋輸入端VFBN接電容反饋網(wǎng)絡(luò)I2的反相輸出端VOUTN2；運(yùn)算跨導(dǎo)放大電路I1的同相輸出端VOUTP1與電容反饋網(wǎng)絡(luò)I2的同相輸入端VIP2相連后，形成該放大器的同相輸出端VOUTP；運(yùn)算跨導(dǎo)放大電路I1的反相輸出端VOUTN1與電容反饋網(wǎng)絡(luò)I2的反相輸入端VIN2相連后，形成該放大器的反相輸出端VOUTN；輸入預(yù)處理電路I0的同相時鐘輸入端CLK、電容反饋網(wǎng)絡(luò)I2的同相時鐘輸入端CLK和運(yùn)算跨導(dǎo)放大電路I1的同相時鐘輸入端CLK相連后，形成該放大器的同相時鐘輸入端CLK；輸入預(yù)處理電路I0的反相時鐘輸入端CLK_N、電容反饋網(wǎng)絡(luò)I2的反相時鐘輸入端CLK_N和電容反饋網(wǎng)絡(luò)I2的反相時鐘輸入端CLK_N和運(yùn)算跨導(dǎo)放大電路I1的反相時鐘輸入端CLK_N相連后，形成該放大器的反相時鐘輸入端CLK_N；輸入預(yù)處理電路I0的輸入電壓參考端VREF_IN形成該放大器的輸入電壓參考端VREF_IN。

上述方案中，所述運(yùn)算跨導(dǎo)放大電路I1包含14個PMOS晶體管PM10～PM24，12個NMOS晶體管NM12～NM21，2個電容C10～C11，以及2個電阻R10～R11；PMOS晶體管PM10的柵端形成該運(yùn)算跨導(dǎo)放大電路I1的同相差分輸入端VIP1；PMOS晶體管PM11的柵端形成該運(yùn)算跨導(dǎo)放大電路I1的反相差分輸入端VIN1；PMOS晶體管PM13的柵端形成該運(yùn)算跨導(dǎo)放大電路I1的同相反饋輸入端VFBP；PMOS晶體管PM12的柵端形成該運(yùn)算跨導(dǎo)放大電路I1的反相反饋輸入端VFBN；PMOS晶體管PM10的源端、PMOS晶體管PM11的源端、PMOS晶體管PM10端的阱接觸端、PMOS晶體管PM11的阱接觸端和PMOS晶體管PM14的漏端相連接；PMOS晶體管PM12的源端、PMOS晶體管PM13的源端、PMOS晶體管PM12的阱接觸端、PMOS晶體管PM13的阱接觸端和PMOS晶體管PM15的漏端相連接；PMOS晶體管PM14的柵端、PMOS晶體管PM15的柵端、PMOS晶體管PM20的柵端和PMOS晶體管PM21的柵端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的輸入偏置端VBP1；PMOS晶體管PM18的柵端和PMOS晶體管PM19的柵端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的輸入偏置端VBP2；PMOS晶體管PM24的柵端、PMOS晶體管PM27的柵端、NMOS晶體管NM15的柵端和NMOS晶體管NM16的柵端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的同相時鐘輸入端CLK；PMOS晶體管PM25的柵端、PMOS晶體管PM26的柵端、NMOS晶體管NM14的柵端和NMOS晶體管NM16的柵端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的反相時鐘輸入端CLK_N；PMOS晶體管PM24的源端、PMOS晶體管PM26的源端和PMOS晶體管PM18的漏端相連接；PMOS晶體管PM25的源端、PMOS晶體管PM27的源端和PMOS晶體管PM19的漏端相連接；PMOS晶體管PM24的漏端、PMOS晶體管PM25的漏端和PMOS晶體管PM16的源端相連接；PMOS晶體管PM16的柵端和PMOS晶體管PM17的柵端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的輸入偏置端VPBC；PMOS晶體管PM26的漏端、PMOS晶體管PM27的漏端和PMOS晶體管PM17的源端相連接；PMOS晶體管PM22的源端、PMOS晶體管PM23的源端、PMOS晶體管PM20的漏端和PMOS晶體管PM21的漏端相連接；PMOS晶體管PM22的柵端、電阻R10的一端、PMOS晶體管PM16的漏端和NMOS晶體管NM12的漏端相連接；PMOS晶體管PM23的柵端、電阻R11的一端、PMOS晶體管PM17的漏端和NMOS晶體管NM13的漏端相連接；PMOS晶體管PM22的漏端、NMOS晶體管NM20的漏端和電容C10的一端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的同相輸出端VOUTP1；PMOS晶體管PM23的漏端、NMOS晶體管NM21的漏端、電容C11的一端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的反相輸出端VOUTN1；NMOS晶體管NM18的柵端和NMOS晶體管NM19的柵端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的共模反饋輸入端VCMFB1；PMOS晶體管PM10的漏端、PMOS晶體管PM12的漏端、NMOS晶體管NM14的源端、NMOS晶體管NM15的源端和NMOS晶體管NM18的漏端相連接；PMOS晶體管PM11的漏端、PMOS晶體管PM13的漏端、NMOS晶體管NM16的源端、NMOS晶體管NM17的源端和NMOS晶體管NM19的漏端相連接；NMOS晶體管NM14的漏端、NMOS晶體管NM16的漏端和NMOS晶體管NM12的源端相連接；NMOS晶體管NM15的漏端、NMOS晶體管NM17的漏端和NMOS晶體管NM13的源端相連接；NMOS晶體管NM12的柵端和NMOS晶體管NM13的柵端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的輸入偏置端VBNC；NMOS晶體管NM20的柵端和NMOS晶體管NM21的柵端相連后，形成該運(yùn)算跨導(dǎo)放大電路I1的共模反饋輸入端VCMFB2；電阻R10的另一端和電容C10的另一端相連接，電阻R11的另一端電容C11的另一端相連接；PMOS晶體管PM15～PM23的阱接觸端、PMOS晶體管PM14～PM15的源端和PMOS晶體管PM20～PM21的源端同時接電源端VDD；NMOS晶體管NM12～NM21的阱接觸端和NMOS晶體管NM18～NM21的源端同時接地端GND。

上述方案中，所述輸入預(yù)處理電路I0包含4個PMOS晶體管PM0～PM3，2個開關(guān)電路SW0～SW1，以及2個電容C0～C1；開關(guān)電路SW0的輸入端IN形成該輸入預(yù)處理電路I0的同相輸入端VIP0；開關(guān)電路SW1的輸入端IN形成該輸入預(yù)處理電路I0的反相輸入端VIN0；開關(guān)電路SW0的同相時鐘輸入端CLK和開關(guān)電路SW1的同相時鐘輸入CLK相連后，形成該輸入預(yù)處理電路I0的同相時鐘輸入端CLK；開關(guān)電路SW0的反相時鐘輸入端CLK_N和開關(guān)電路SW1的反相時鐘輸入端CLK_N相連后，形成該輸入預(yù)處理電路I0的反相時鐘輸入端CLK_N；開關(guān)電路SW0的同相輸出端VOP、開關(guān)電路SW1的反相輸入端VON與電容C0的一端連接；開關(guān)電路SW1的同相輸出端VOP、開關(guān)電路SW0的反相輸出端VON與電容C1的一端連接；PM0管的漏端、PM1管的源端、PM0管的柵端PM1管的柵端連接在一起；PM3管的漏端、PM2管的源端、PM3管的柵端和PM2管的柵端連接在一起；PMOS晶體管PM0的源端與PMOS晶體管PM3的源端相連后，形成該輸入預(yù)處理電路I0的輸入電壓參考端VREF_IN；電容C0的另一端與PMOS晶體管PM1的漏端相連后，形成該輸入預(yù)處理電路I0的同相輸出端VOUTP0；電容C1的另一端與PMOS晶體管PM2的漏端相連后，形成該輸入預(yù)處理電路I0的反相輸出端VOUTN0。

上述方案中，所述電容反饋網(wǎng)絡(luò)I2包含4個PMOS晶體管PM40～PM43，4個電容C20～C23，以及2個開關(guān)電路SW30～SW31；開關(guān)電路SW30的輸入端IN形成該電容反饋網(wǎng)絡(luò)I2的同相輸入端VIP2；開關(guān)電路SW31的輸入端IN形成該電容反饋網(wǎng)絡(luò)I2的反相輸入端VIN2；開關(guān)電路SW30的同相輸出端VOP、開關(guān)電路SW31的反相輸出端VON、PMOS晶體管PM40的源端與電容C20的一端連接；開關(guān)電路SW30管的反相輸出端VON、開關(guān)電路SW31管的同相輸出端VOP、PM42管的源端與電容C21的一端連接；開關(guān)電路SW30的同相時鐘輸入端CLK和開關(guān)電路SW31的同相時鐘輸入CLK相連后，形成該電容反饋網(wǎng)絡(luò)I2的同相時鐘輸入端CLK；開關(guān)電路SW30的反相時鐘輸入端CLK_N和開關(guān)電路SW31的反相時鐘輸入端CLK_N相連后，形成該電容反饋網(wǎng)絡(luò)I2的反相時鐘輸入端CLK_N；PMOS晶體管PM40的漏端、PMOS晶體管PM41的源端、PMOS晶體管PM40的柵端和PMOS晶體管PM41的柵端相連接；PMOS晶體管PM42的漏端、PMOS晶體管PM43的源端、PMOS晶體管PM41的柵端和PMOS晶體管PM43的柵端相連接；PMOS晶體管PM41的漏端、電容C20的另一端和電容C22的一端相連后，形成該電容反饋網(wǎng)絡(luò)I2的同相輸出端VOUTP2；PMOS晶體管PM43的漏端、電容C21的另一端、電容C23的一端相連后，形成該電容反饋網(wǎng)絡(luò)I2的反相輸出端VOUTN2；電容C22的另一端和電容C23的另一端同時接地。

上述方案中，所述開關(guān)電路包含NMOS晶體管NM0和NM1；NMOS晶體管NM0的源端和NMOS晶體管NM1的源端相連后，形成該開關(guān)電路的輸入端IN；NMOS晶體管NM0的襯底接觸端與NMOS晶體管NM1的襯底接觸端同時接低電平；NMOS晶體管NM0的柵端形成該開關(guān)電路的同相時鐘輸入端CLK，NMOS晶體管NM1的柵端形成該開關(guān)電路的反相時鐘輸入端CLK_N；NMOS晶體管NM0的漏端形成該開關(guān)電路的同相輸出端VOP，NMOS晶體管NM1的漏端形成該開關(guān)電路的反向輸出端VON。

與現(xiàn)有技術(shù)相比，本發(fā)明可以通過等比例縮小反饋跨導(dǎo)晶體管支路的電流及其晶體管的寬長比，來降低電流反饋型儀表放大器的功耗與噪聲。此外，本發(fā)明還可以降低傳統(tǒng)電流反饋型儀表放大器中反饋電容的值。由于系統(tǒng)增益是由反饋電容的比值，以及輸入跨導(dǎo)支路的跨導(dǎo)與反饋跨導(dǎo)支路的跨導(dǎo)的比值的乘積共同決定的。提高輸入跨導(dǎo)支路差分對晶體管的跨導(dǎo)和反饋跨導(dǎo)支路差分對晶體管的跨導(dǎo)的比值后，反饋電容的比值可以得到相應(yīng)的降低。這樣，實(shí)現(xiàn)反饋電容所需要的芯片面積就能夠得到降低，就可以實(shí)現(xiàn)更小的芯片面積和成本。

附圖說明

圖1為低功耗低噪聲電流反饋型儀表放大器的原理框圖。

圖2為輸入預(yù)處理電路的原理圖。

圖3為等比縮小反饋跨導(dǎo)的OTA電路的原理圖。

圖4為電容反饋網(wǎng)絡(luò)的原理圖。

圖5為開關(guān)電路的原理圖。

圖6為改進(jìn)前后斬波放大器的PNOISE仿真得到的仿真結(jié)果圖。

具體實(shí)施方式

一種低功耗低噪聲電流反饋型儀表放大器，如圖1所示，包括輸入預(yù)處理電路I0、運(yùn)算跨導(dǎo)放大(OTA)電路和電容反饋網(wǎng)絡(luò)I2。輸入預(yù)處理電路I0的同相輸入端VIP0形成該放大器的同相輸入端VIP，輸入預(yù)處理電路I0的反相輸入端VIN0形成該放大器的反相輸入端VIN。輸入預(yù)處理電路I0的差分同相輸出端VOUTP0接OTA電路I1的同相差分輸入端VIP1。輸入預(yù)處理電路I0的差分反相輸出端VOUTN0接OTA電路I1的反相差分輸入端VIN1。OTA電路I1的同相反饋輸入端VFBP接電容反饋網(wǎng)絡(luò)I2的同相輸出端VOUTP2。OTA電路I1的反相反饋輸入端VFBN接電容反饋網(wǎng)絡(luò)I2的反相輸出端VOUTN2。OTA電路I1的同相輸出端VOUTP1與電容反饋網(wǎng)絡(luò)I2的同相輸入端VIP2相連后，形成該放大器的同相輸出端VOUTP。OTA電路I1的反相輸出端VOUTN1與電容反饋網(wǎng)絡(luò)I2的反相輸入端VIN2相連后，形成該放大器的反相輸出端VOUTN。輸入預(yù)處理電路I0的同相時鐘輸入端CLK、電容反饋網(wǎng)絡(luò)I2的同相時鐘輸入端CLK和OTA電路I1的同相時鐘輸入端CLK相連后，形成該放大器的同相時鐘輸入端CLK。輸入預(yù)處理電路I0的反相時鐘輸入端CLK_N、電容反饋網(wǎng)絡(luò)I2的反相時鐘輸入端CLK_N和電容反饋網(wǎng)絡(luò)I2的反相時鐘輸入端CLK_N和OTA電路I1的反相時鐘輸入端CLK_N相連后，形成該放大器的反相時鐘輸入端CLK_N。輸入預(yù)處理電路I0的輸入電壓參考端VREF_IN形成該放大器的輸入電壓參考端VREF_IN。

上述輸入預(yù)處理電路I0如圖2所示，包含4個PMOS晶體管PM0～PM3，2個開關(guān)電路SW0～SW1，以及2個電容C0～C1。開關(guān)電路SW0的輸入端IN形成該輸入預(yù)處理電路I0的同相輸入端VIP0。開關(guān)電路SW1的輸入端IN形成該輸入預(yù)處理電路I0的反相輸入端VIN0。開關(guān)電路SW0的同相時鐘輸入端CLK和開關(guān)電路SW1的同相時鐘輸入CLK相連后，形成該輸入預(yù)處理電路I0的同相時鐘輸入端CLK。開關(guān)電路SW0的反相時鐘輸入端CLK_N和開關(guān)電路SW1的反相時鐘輸入端CLK_N相連后，形成該輸入預(yù)處理電路I0的反相時鐘輸入端CLK_N。開關(guān)電路SW0的同相輸出端VOP、開關(guān)電路SW1的反相輸入端VON與電容C0的一端連接。開關(guān)電路SW1的同相輸出端VOP、開關(guān)電路SW0的反相輸出端VON與電容C1的一端連接。PM0管的漏端、PM1管的源端、PM0管的柵端PM1管的柵端連接在一起。PM3管的漏端、PM2管的源端、PM3管的柵端和PM2管的柵端連接在一起。PMOS晶體管PM0的源端與PMOS晶體管PM3的源端相連后，形成該輸入預(yù)處理電路I0的輸入電壓參考端VREF_IN。電容C0的另一端與PMOS晶體管PM1的漏端相連后，形成該輸入預(yù)處理電路I0的同相輸出端VOUTP0。電容C1的另一端與PMOS晶體管PM2的漏端相連后，形成該輸入預(yù)處理電路I0的反相輸出端VOUTN0。輸入預(yù)處理電路I0包含輸入斬波、隔直和偏置的功能。輸入預(yù)處理電路I0能夠減小生物電信號中直流失調(diào)，防止運(yùn)放輸出飽和。同時，輸入預(yù)處理電路I0本身也是一個高通濾波器，能夠一定程度上抑制極低頻率下的1/f噪聲，其偏置功能為OTA的輸入提供合適的直流偏置電壓。

上述OTA電路I1如圖3所示，包含14個PMOS晶體管PM10～PM24，12個NMOS晶體管NM12～NM21，2個電容C10～C11，以及2個電阻R10～R11。其中PMOS晶體管PM10、PM11和PM14構(gòu)成輸入跨導(dǎo)支路。PMOS晶體管PM12、PM13和PM15構(gòu)成反饋跨導(dǎo)支路。

輸入跨導(dǎo)之路中，PMOS晶體管PM10的柵端形成該OTA電路I1的同相差分輸入端VIP1。PMOS晶體管PM11的柵端形成該OTA電路I1的反相差分輸入端VIN1。PMOS晶體管PM10的源端、PMOS晶體管PM11的源端、PMOS晶體管PM10端的阱接觸端、PMOS晶體管PM11的阱接觸端和PMOS晶體管PM14的漏端相連接。

反饋跨導(dǎo)支路中，PMOS晶體管PM13的柵端形成該OTA電路I1的同相反饋輸入端VFBP。PMOS晶體管PM12的柵端形成該OTA電路I1的反相反饋輸入端VFBN。PMOS晶體管PM12的源端、PMOS晶體管PM13的源端、PMOS晶體管PM12的阱接觸端、PMOS晶體管PM13的阱接觸端和PMOS晶體管PM15的漏端相連接。

OTA第一級輸出支路中，PMOS晶體管PM14的柵端、PMOS晶體管PM15的柵端、PMOS晶體管PM20的柵端和PMOS晶體管PM21的柵端相連后，形成該OTA電路I1的輸入偏置端VBP1。PMOS晶體管PM18的柵端和PMOS晶體管PM19的柵端相連后，形成該OTA電路I1的輸入偏置端VBP2。PMOS晶體管PM24的柵端、PMOS晶體管PM27的柵端、NMOS晶體管NM15的柵端和NMOS晶體管NM16的柵端相連后，形成該OTA電路I1的同相時鐘輸入端CLK。PMOS晶體管PM25的柵端、PMOS晶體管PM26的柵端、NMOS晶體管NM14的柵端和NMOS晶體管NM16的柵端相連后，形成該OTA電路I1的反相時鐘輸入端CLK_N。PMOS晶體管PM24的源端、PMOS晶體管PM26的源端和PMOS晶體管PM18的漏端相連接。PMOS晶體管PM25的源端、PMOS晶體管PM27的源端和PMOS晶體管PM19的漏端相連接。PMOS晶體管PM24的漏端、PMOS晶體管PM25的漏端和PMOS晶體管PM16的源端相連接。PMOS晶體管PM16的柵端和PMOS晶體管PM17的柵端相連后，形成該OTA電路I1的輸入偏置端VPBC。PMOS晶體管PM26的漏端、PMOS晶體管PM27的漏端和PMOS晶體管PM17的源端相連接。PMOS晶體管PM10的漏端、PMOS晶體管PM12的漏端、NMOS晶體管NM14的源端、NMOS晶體管NM15的源端和NMOS晶體管NM18的漏端相連接。PMOS晶體管PM11的漏端、PMOS晶體管PM13的漏端、NMOS晶體管NM16的源端、NMOS晶體管NM17的源端和NMOS晶體管NM19的漏端相連接。NMOS晶體管NM14的漏端、NMOS晶體管NM16的漏端和NMOS晶體管NM12的源端相連接。NMOS晶體管NM15的漏端、NMOS晶體管NM17的漏端和NMOS晶體管NM13的源端相連接。NMOS晶體管NM12的柵端和NMOS晶體管NM13的柵端相連后，形成該OTA電路I1的輸入偏置端VBNC。

OTA電路第二級電路中，PMOS晶體管PM22的源端、PMOS晶體管PM23的源端、PMOS晶體管PM20的漏端和PMOS晶體管PM21的漏端相連接。PMOS晶體管PM22的柵端、電阻R10的一端、PMOS晶體管PM16的漏端和NMOS晶體管NM12的漏端相連接。PMOS晶體管PM23的柵端、電阻R11的一端、PMOS晶體管PM17的漏端和NMOS晶體管NM13的漏端相連接。PMOS晶體管PM22的漏端、NMOS晶體管NM20的漏端和電容C10的一端相連后，形成該OTA電路I1的同相輸出端VOUTP1。PMOS晶體管PM23的漏端、NMOS晶體管NM21的漏端、電容C11的一端相連后，形成該OTA電路I1的反相輸出端VOUTN1。NMOS晶體管NM20的柵端和NMOS晶體管NM21的柵端相連后，形成該OTA電路I1的共模反饋輸入端VCMFB2。電阻R10的另一端和電容C10的另一端相連接，電阻R11的另一端電容C11的另一端相連接。

PMOS晶體管PM15～PM23的阱接觸端、PMOS晶體管PM14～PM15的源端和PMOS晶體管PM20～PM21的源端同時接電源端VDD。NMOS晶體管NM12～NM21的阱接觸端、NMOS晶體管NM18～NM21的源端同時接地端GND。

電流反饋型儀表放大器的輸入差分對晶體管的跨導(dǎo)和反饋差分對晶體管跨導(dǎo)的比例為1：1，相對應(yīng)的反饋網(wǎng)絡(luò)的電容比值特別的大。例如，若實(shí)現(xiàn)40dB的增益需要實(shí)現(xiàn)100：1的反饋電容的比值。由于最小單位電容的限制，這樣的設(shè)計(jì)既占用大量的芯片面積又使得反饋網(wǎng)絡(luò)的電容失配會較大。因此，本發(fā)明在晶體管長度相同的情況下，輸入跨導(dǎo)差分晶體管對即PMOS晶體管PM10及PMOS晶體管PM11的寬長比是反饋跨導(dǎo)差分晶體管對即PMOS晶體管PM12及PM13的寬長比的N倍，且偏置晶體管對即PMOS晶體管PM14寬長比是PMOS晶體管PM15的寬長比的N倍。N值由具體應(yīng)用系統(tǒng)所要求的增益、工藝參數(shù)以及噪聲與功耗要求決定，上述N值應(yīng)大于1，同時N的取值不應(yīng)太大。在工程應(yīng)用中，若N值過大，工藝偏差的存在會使得電路的增益與設(shè)計(jì)值出現(xiàn)較大的偏差，通常N值選擇在1～10之間。通過等比例縮小反饋跨導(dǎo)的偏置電流和晶體管的寬長比，來降低其噪聲和功耗。采用改進(jìn)的電流反饋型儀表放大器，可以在實(shí)現(xiàn)相同的增益的情況下實(shí)現(xiàn)更低的電路噪聲和功耗，同時也降低電路中的反饋電容器件的值，節(jié)省芯片面積和成本。

上述電容反饋網(wǎng)絡(luò)I2如圖4所示，包含4個PMOS晶體管PM40～PM43，4個電容C20～C23，以及2個開關(guān)電路SW30～SW31。開關(guān)電路SW30的輸入端IN形成該電容反饋網(wǎng)絡(luò)I2的同相輸入端VIP2。開關(guān)電路SW31的輸入端IN形成該電容反饋網(wǎng)絡(luò)I2的反相輸入端VIN2。開關(guān)電路SW30的同相輸出端VOP、開關(guān)電路SW31的反相輸出端VON、PMOS晶體管PM40的源端與電容C20的一端連接。開關(guān)電路SW30管的反相輸出端VON、開關(guān)電路SW31管的同相輸出端VOP、PM42管的源端與電容C21的一端連接。開關(guān)電路SW30的同相時鐘輸入端CLK和開關(guān)電路SW31的同相時鐘輸入CLK相連后，形成該電容反饋網(wǎng)絡(luò)I2的同相時鐘輸入端CLK。開關(guān)電路SW30的反相時鐘輸入端CLK_N和開關(guān)電路SW31的反相時鐘輸入端CLK_N相連后，形成該電容反饋網(wǎng)絡(luò)I2的反相時鐘輸入端CLK_N。PMOS晶體管PM40的漏端、PMOS晶體管PM41的源端、PMOS晶體管PM40的柵端和PMOS晶體管PM41的柵端相連接。PMOS晶體管PM42的漏端、PMOS晶體管PM43的源端、PMOS晶體管PM41的柵端和PMOS晶體管PM43的柵端相連接。PMOS晶體管PM41的漏端、電容C20的另一端和電容C22的一端相連后，形成該電容反饋網(wǎng)絡(luò)I2的同相輸出端VOUTP2。PMOS晶體管PM43的漏端、電容C21的另一端、電容C23的一端相連后，形成該電容反饋網(wǎng)絡(luò)I2的反相輸出端VOUTN2。電容C22的另一端和電容C23的另一端同時接地。

上述輸入預(yù)處理電路I0和電容反饋網(wǎng)絡(luò)I2中所使用的開關(guān)電路如圖5所示，包含NMOS晶體管NM0和NM1。NMOS晶體管NM0的源端和NMOS晶體管NM1的源端相連后，形成該開關(guān)電路的輸入端IN。NMOS晶體管NM0的襯底接觸端與NMOS晶體管NM1的襯底接觸端同時接低電平。NMOS晶體管NM0的柵端形成該開關(guān)電路的同相時鐘輸入端CLK，NMOS晶體管NM1的柵端形成該開關(guān)電路的反相時鐘輸入端CLK_N。NMOS晶體管NM0的漏端形成該開關(guān)電路的同相輸出端VOP，NMOS晶體管NM1的漏端形成該開關(guān)電路的反向輸出端VON。斬波技術(shù)的應(yīng)用(SW0和SW1為斬波開關(guān))可以大幅度降低閃爍(1/f)噪聲，而1/f噪聲是低頻信號處理電路中最主要的噪聲來源。采用電流反饋型儀表放大器能夠大幅提高電路對共模失調(diào)電壓的抑制能力，這對低頻生物醫(yī)學(xué)信號而言是極其重要的。

電流反饋型儀表放大器的輸入跨導(dǎo)支路、反饋跨導(dǎo)支路和共源共柵支路使用相等的偏置電流。

其中，g_mp10為晶體管MP10的跨導(dǎo)，g_mp12為晶體管MP12的跨導(dǎo)，g_mp18為晶體管MP18的跨導(dǎo)，g_mn18為晶體管MN18的跨導(dǎo)。

由公式1可知：電流反饋型儀表放大器電路的輸入跨導(dǎo)、反饋跨導(dǎo)和共源共柵結(jié)構(gòu)中近電源的PMOS晶體管和共源共柵結(jié)構(gòu)中近地的NMOS晶體管是運(yùn)算放大器等效輸入噪聲的最主要貢獻(xiàn)者。當(dāng)采用等比例縮小反饋跨導(dǎo)(通過等比例縮小反饋跨導(dǎo)支路差分對晶體管的電流并同時縮小其晶體管寬長比的方式實(shí)現(xiàn))，可以降低共源共柵結(jié)構(gòu)中電流鏡晶體管的電流和跨導(dǎo)。等比例縮小反饋跨導(dǎo)后，輸出噪聲因?yàn)榭鐚?dǎo)g_mp10、g_mp12和g_mp18的減小而降低，1/f噪聲因?yàn)閿夭夹g(shù)的應(yīng)用被搬移到目標(biāo)帶寬外而對輸出噪聲基本沒有影響。因此這樣的改進(jìn)可以改善傳統(tǒng)電流反饋儀表放大器的功耗、噪聲較大的不足。同時，由公式2可知，在固定的增益的情況下，反饋跨導(dǎo)即晶體管MP12的跨導(dǎo)的減小使反饋環(huán)路中電容C₂₂的絕對值得到降低，節(jié)省了芯片面積和成本。

經(jīng)過0.18μm CMOS工藝設(shè)計(jì)的電路實(shí)例仿真結(jié)果如附圖6所示。圖中改進(jìn)前的電路在100Hz情況下的等效輸入噪聲為88nV/sqrt(Hz)，改進(jìn)后的電路在100Hz情況下的等效輸入噪聲為62nV/sqrt(Hz)，按照噪聲功率核算等效輸入噪聲降低了約50％。放大器的第一級降低功耗約27％。實(shí)例驗(yàn)證表明：改進(jìn)的電路能夠有效的降低電路的噪聲和功耗。

需要強(qiáng)調(diào)的是：以上僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明專利作任何形式上的限制，凡是依據(jù)本發(fā)明專利的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明專利技術(shù)方案的范圍內(nèi)。