本發(fā)明涉及半導(dǎo)體集成電路，特別是涉及一種延時(shí)電路。

背景技術(shù)：

延時(shí)電路在集成電路中應(yīng)用廣泛，傳統(tǒng)的延時(shí)電路是直接利用反相器的延時(shí)累加產(chǎn)生所需延時(shí)(如圖1所示)，然而圖1所示的延時(shí)電路對(duì)工藝偏差很敏感。另一傳統(tǒng)延時(shí)電路是利用基準(zhǔn)電流源對(duì)電容充放電產(chǎn)生所需延時(shí)(如圖2所示)，然而圖2所示的延時(shí)電路由于電流源的非理想特性會(huì)使電路在充電放電過(guò)程中產(chǎn)生相應(yīng)的誤差。

技術(shù)實(shí)現(xiàn)要素：

發(fā)明目的：為了克服現(xiàn)有技術(shù)中存在的不足，本發(fā)明提供一種能夠解決傳統(tǒng)延時(shí)電路中電流源非理想特性帶來(lái)的誤差、具有較高延時(shí)精度的延時(shí)電路。

技術(shù)方案：為實(shí)現(xiàn)上述目的，本發(fā)明的延時(shí)電路包括依次串聯(lián)在一起的第一電容充放開(kāi)關(guān)電路、第一緩沖器、第二電容充放開(kāi)關(guān)電路與第二緩沖器；

所述第一電容充放開(kāi)關(guān)電路包括第一pmos管、第一nmos管、第三pmos管、第三nmos管、第一電流源電路、第二電流源電路以及第一電容；

所述第一pmos管、第一nmos管、第三pmos管以及第三nmos管四者的柵極短接并連接輸入信號(hào)端；所述第一pmos管的漏極與第一nmos管的源極短接并同時(shí)和所述第一緩沖器的輸入端a以及第一電容的一端連接，第一電容的另一端接地；所述第一pmos管的源極、第三pmos管的源極、以及第三nmos管的源極三者均通過(guò)第一電流源電路接電源電壓，所述第一nmos管的漏極、第三pmos管的漏極、以及第三nmos管的漏極三者均通過(guò)第二電流源電路接地；

所述第二電容充放開(kāi)關(guān)電路包括第二pmos管、第二nmos管、第四pmos管、第四nmos管、第三電流源電路、第四電流源電路以及第二電容；

所述第二pmos管、第二nmos管、第四pmos管以及第四nmos管四者的柵極短接于所述第一緩沖器的輸出端b；所述第二pmos管的漏極與第二nmos管的源極短接并同時(shí)和所述第二緩沖器的輸入端c以及第二電容的一端連接，第二電容的另一端接地；所述第二pmos管的源極、第四pmos管的源極以及第四nmos管的源極三者均通過(guò)第三電流源電路接電源電壓，所述第二nmos管的漏極、第四pmos管的漏極以及第四nmos管的漏極三者均通過(guò)第四電流源電路接地；

所述第二緩沖器的輸出端作為整個(gè)延時(shí)電路的輸出端。

進(jìn)一步地，所述第一電容充放開(kāi)關(guān)電路與第二電容充放開(kāi)關(guān)電路的充放電延時(shí)大于等于所述第一緩沖器與第二緩沖器的上升、下降延時(shí)的10倍。

進(jìn)一步地，所述第一電容充放開(kāi)關(guān)電路與第二電容充放開(kāi)關(guān)電路的充放電延時(shí)大于等于所述第一緩沖器與第二緩沖器的上升、下降延時(shí)的100倍。

有益效果：本發(fā)明的延時(shí)電路消除了傳統(tǒng)延時(shí)電路中由于電流源電路非理想特性而產(chǎn)生的誤差，從而提高了延遲電路的延遲精度。

附圖說(shuō)明

附圖1為第一種傳統(tǒng)延時(shí)電路；

附圖2為第二種傳統(tǒng)延時(shí)電路；

附圖3為本發(fā)明的延伸電路實(shí)施方式示意圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明作更進(jìn)一步的說(shuō)明。

如附圖3所示的一種延時(shí)電路，包括依次串聯(lián)在一起的第一電容充放開(kāi)關(guān)電路、第一緩沖器g1、第二電容充放開(kāi)關(guān)電路與第二緩沖器g2；

所述第一電容充放開(kāi)關(guān)電路包括第一pmos管mp1、第一nmos管mn1、第三pmos管mp3、第三nmos管mn3、第一電流源電路i1、第二電流源電路i2以及第一電容c1；

所述第一pmos管mp1、第一nmos管mn1、第三pmos管mp3以及第三nmos管mn3四者的柵極短接并連接輸入信號(hào)端in；所述第一pmos管mp1的漏極與第一nmos管mn1的源極短接并同時(shí)和所述第一緩沖器g1的輸入端a以及第一電容c1的一端連接，第一電容c1的另一端接地；所述第一pmos管mp1的源極、第三pmos管mp3的源極、以及第三nmos管mn3的源極三者均通過(guò)第一電流源電路i1接電源電壓vdd，所述第一nmos管mn1的漏極、第三pmos管mp3的漏極、以及第三nmos管mn3的漏極三者均通過(guò)第二電流源電路i2接地；

所述第二電容充放開(kāi)關(guān)電路包括第二pmos管mp2、第二nmos管mn2、第四pmos管mp4、第四nmos管mn4、第三電流源電路i3、第四電流源電路i4以及第二電容c2；

所述第二pmos管mp2、第二nmos管mn2、第四pmos管mp4以及第四nmos管mn4四者的柵極短接于所述第一緩沖器g1的輸出端b；所述第二pmos管mp2的漏極與第二nmos管mn2的源極短接并同時(shí)和所述第二緩沖器g2的輸入端c以及第二電容c2的一端連接，第二電容c2的另一端接地；所述第二pmos管mp2的源極、第四pmos管mp4的源極以及第四nmos管mn4的源極三者均通過(guò)第三電流源電路i3接電源電壓vdd，所述第二nmos管mn2的漏極、第四pmos管mp4的漏極以及第四nmos管mn4的漏極三者均通過(guò)第四電流源電路i4接地；

所述第二緩沖器g2的輸出端作為整個(gè)延時(shí)電路的輸出端out。

其工作原理如下：

當(dāng)輸入信號(hào)端in由高電平變?yōu)榈碗娖綍r(shí),第一pmos管mp1與第三pmos管mp3由截止?fàn)顟B(tài)轉(zhuǎn)向?qū)顟B(tài)，第一nmos管mn1與第三nmos管mn3由導(dǎo)通狀態(tài)轉(zhuǎn)向截止?fàn)顟B(tài)，第一電流源i1在第一pmos管mp1導(dǎo)通時(shí)對(duì)電容c1充電，第一緩沖器g1的輸入端a的電平達(dá)到其上升翻轉(zhuǎn)電壓后第一緩沖器g1輸出高電平。

當(dāng)輸入信號(hào)端in由低電平變?yōu)楦唠娖綍r(shí),第一pmos管mp1與第三pmos管mp3由導(dǎo)通狀態(tài)轉(zhuǎn)向截止?fàn)顟B(tài)，第一nmos管mn1與第三nmos管mn3由截止?fàn)顟B(tài)轉(zhuǎn)向?qū)顟B(tài)，第一電容c1在第一nmos管mn1導(dǎo)通時(shí)通過(guò)第二電流源電路i2對(duì)地放電，當(dāng)?shù)谝痪彌_器g1的輸入端a電平達(dá)到其下降翻轉(zhuǎn)電壓后第一緩沖器g1輸出低電平。

根據(jù)延時(shí)電路精度的具體要求，所述第一電容充放開(kāi)關(guān)電路與第二電容充放開(kāi)關(guān)電路的充放電延時(shí)可以是大于等于所述第一緩沖器g1與第二緩沖器g2的上升、下降延時(shí)的10倍或大于等于所述第一緩沖器g1與第二緩沖器g2的上升、下降延時(shí)的100倍。

圖2所示傳統(tǒng)電路雖然也可以準(zhǔn)確控制延遲時(shí)間，但是由于電流源電路i1-i4的非理想特性，會(huì)使得電路在充電以及放電的過(guò)程中產(chǎn)生相應(yīng)的誤差。我們從輸入信號(hào)端in由低電平變成高電平的過(guò)程來(lái)分析圖2所示電路的非理想特性。

當(dāng)輸入信號(hào)端in為低電平時(shí)，第一pmos管mp1以及第一nmos管mn1導(dǎo)通，第二pmos管mp2以及第二nmos管mn1截止，此時(shí)第一電流源i1對(duì)第一電容c1充電，第二電容c2通過(guò)電流源i4對(duì)地放電。然而此時(shí)的第二電流源i2與第三電流源i3被強(qiáng)行截止。由于在現(xiàn)實(shí)電路中電流源電路i1、i2、i3以及i4也是由cmos管或雙極型晶體管組成的，所以電流源電路i1、i2、i3以及i4在正常工作時(shí)其內(nèi)部晶體管工作在飽和區(qū)狀態(tài)，電流源截止時(shí)內(nèi)部晶體管工作在線(xiàn)性區(qū)。因此截止的電流源電路i2與i3內(nèi)部晶體管會(huì)工作在線(xiàn)性區(qū)。當(dāng)輸入信號(hào)端in由低電平變?yōu)楦唠娖綍r(shí)，第一pmos管mp1以及第二nmos管mn2截止，而第二pmos管mp2導(dǎo)通以及第一nmos管mn1導(dǎo)通。此時(shí)第二電流源i2與第三電流源i3的狀態(tài)由于截止變成導(dǎo)通，第二電流源i2與第三電流源i3的內(nèi)部晶體管狀態(tài)就會(huì)由線(xiàn)性區(qū)進(jìn)入正常工作的飽和區(qū)，然而這個(gè)過(guò)程當(dāng)中卻需要相當(dāng)?shù)臅r(shí)間。在電流源內(nèi)部晶體管狀態(tài)發(fā)生轉(zhuǎn)變期間第二電流源i2以及第三電流源i3并無(wú)電流源的功能，這樣在電路中也就無(wú)法形成恒定的充放電功能，這樣會(huì)增加延遲誤差。

為了解決圖2中電流源的非理想特性，我們提出了圖3所示的改進(jìn)型延遲電路即本發(fā)明的延時(shí)電路。在圖2所示電路的基礎(chǔ)上增加了四個(gè)mos管，它們分別是第三pmos管mp3、第三nmos管mn3、第四pmos管mp4以及第四nmos管mn4。在圖3中當(dāng)輸入信號(hào)端in為低電平時(shí)，第一pmos管mp1、第二nmos管mn2、第三pmos管mp3以及第四nmos管mn4導(dǎo)通，第一nmos管mn1、第二pmos管mp2、第三nmos管mn3以及第四pmos管mp4截止，第一電流源電路i1對(duì)c1充電第二電流源電路i2接電源仍在工作不會(huì)出現(xiàn)截止現(xiàn)象，第二電容c2通過(guò)第四電路源電路i4對(duì)地放電第三電流源電路i3接地仍在工作也不會(huì)出現(xiàn)截止現(xiàn)象。

同理，當(dāng)輸入信號(hào)端in為高電平時(shí)電路中電容與恒流源狀態(tài)與上述相反。第一nmos管mn1、第二pmos管mp2、第三nmos管mn3以及第四pmos管mp4導(dǎo)通，第一pmos管mp1、第二nmos管mn2、第三pmos管mp3以及第四nmos管mn4截止，第三電流源電路i3對(duì)第二電容c2充電，第四電流源電路i4接電源仍在工作不會(huì)出現(xiàn)截止現(xiàn)象，第一電容c1通過(guò)第二電流源電路i2對(duì)地放電，第一電流源電路i1接地仍在工作也不會(huì)出現(xiàn)截止現(xiàn)象。也就是說(shuō)不管輸入信號(hào)端in的輸入電平為高電平或者低電平，圖3中電流源電路i1-i4始終有通路而沒(méi)有截止?fàn)顟B(tài)，這也意味著電流源內(nèi)部的晶體管始終工作在飽和區(qū)，這將大大降低電路的延遲誤差。而圖2中電流源電路i1-i4交替工作在線(xiàn)性區(qū)與飽和區(qū)，電流源電路在這兩個(gè)區(qū)域切換比較耗時(shí)，不利于電路的延遲精度控制。

上述第二緩沖器g2可由反相器替代。

本發(fā)明的延時(shí)電路，消除了傳統(tǒng)延時(shí)電路中由于電流源非理想特性而產(chǎn)生的誤差，從而提高了延遲電路的延遲精度。

以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出：對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本發(fā)明的保護(hù)范圍。