本發(fā)明屬于數(shù)據(jù)轉(zhuǎn)換，具體涉及噪聲整形逐次逼近型模數(shù)轉(zhuǎn)換器。

背景技術(shù)：

1、模數(shù)轉(zhuǎn)換器(adc)是各大系統(tǒng)中必不可少的模塊，實(shí)現(xiàn)了將自然界連續(xù)的模擬信號(hào)轉(zhuǎn)換為離散的數(shù)字信號(hào)的功能，圖1顯示了系統(tǒng)信號(hào)流圖的基本工作過(guò)程。信號(hào)通過(guò)前端放大器的預(yù)處理進(jìn)入adc，adc將經(jīng)過(guò)預(yù)處理的模擬信號(hào)轉(zhuǎn)換成數(shù)字碼再輸出到數(shù)字信號(hào)處理系統(tǒng)進(jìn)行后續(xù)處理。

2、逐次逼近型adc(sar?adc)因其結(jié)構(gòu)簡(jiǎn)單、能效高，模擬電路規(guī)模小等特點(diǎn)，天然的具有能效較高的優(yōu)點(diǎn)。但也受限于量化噪聲和電容陣列失配誤差的影響，很難往高精度方向發(fā)展。而基于噪聲整形的逐次逼近型adc則結(jié)合了sigma-delta模數(shù)轉(zhuǎn)換器的技術(shù)，通過(guò)過(guò)采樣，實(shí)現(xiàn)了量化噪聲的噪聲整形。圖2（文獻(xiàn)1）和圖3（文獻(xiàn)2）分別是基于噪聲整形的逐次逼近型adc的兩種結(jié)構(gòu)，其中圖2是ciff(cascade?integrator?feedforward，ciff)結(jié)構(gòu)，圖3是ef(error-feedback，ef)結(jié)構(gòu)。

3、但是傳統(tǒng)的ciff結(jié)構(gòu)需要構(gòu)造傳輸函數(shù)的極點(diǎn)，所以往往會(huì)導(dǎo)致系統(tǒng)的穩(wěn)定性問(wèn)題，為了保證系統(tǒng)的穩(wěn)定，很難設(shè)計(jì)很陡峭的噪聲整形傳輸函數(shù)，而傳統(tǒng)的ef結(jié)構(gòu)因?yàn)樾枰獙⒂嗔侩妷汉洼斎胄盘?hào)進(jìn)行分享，所以往往會(huì)導(dǎo)致輸入信號(hào)動(dòng)態(tài)范圍損失。同時(shí)上述的兩種結(jié)構(gòu)都只關(guān)注到了噪聲特性，而高精度的模數(shù)轉(zhuǎn)換器還會(huì)受限于電容陣列的失配所導(dǎo)致的非線(xiàn)性。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明的目的在于提供一種噪聲整形效果好的噪聲整形逐次逼近型模數(shù)轉(zhuǎn)換器。

2、本發(fā)明提供的噪聲整形逐次逼近型模數(shù)轉(zhuǎn)換器，將傳統(tǒng)反饋誤差型的噪聲整形結(jié)構(gòu)和失配誤差整形(mismatch?error?shaping，mes)技術(shù)相結(jié)合，設(shè)計(jì)一種新型的二階ef-ns-sar架構(gòu)。相比于傳統(tǒng)的一階噪聲整形傳輸函數(shù)而言，二階ef-ns-sar結(jié)構(gòu)能提供更好的噪聲整形效果。同時(shí)不同于傳統(tǒng)的ciff結(jié)構(gòu)和ef結(jié)構(gòu)，本設(shè)計(jì)采用底板注入的形式，將余量注入到電容陣列中，既不存在因?yàn)闃?gòu)造極點(diǎn)所導(dǎo)致的系統(tǒng)不穩(wěn)定性，同時(shí)動(dòng)態(tài)范圍的損失被進(jìn)一步減小，幾乎可以忽略不計(jì)。此外，本發(fā)明將mes技術(shù)和噪聲整形技術(shù)相結(jié)合，解決傳統(tǒng)sar?adc受限于量化噪聲，比較器噪聲，dac轉(zhuǎn)換噪聲等噪聲的影響，同時(shí)實(shí)現(xiàn)對(duì)電容陣列的非線(xiàn)性失真的一階整形；本發(fā)明還提出新的動(dòng)態(tài)范圍補(bǔ)償技術(shù)，解決傳統(tǒng)動(dòng)態(tài)范圍補(bǔ)償技術(shù)中，可能存在的預(yù)測(cè)錯(cuò)誤和轉(zhuǎn)換不完全等問(wèn)題。

3、本發(fā)明提供的噪聲整形逐次逼近型模數(shù)轉(zhuǎn)換器，其整體結(jié)構(gòu)電路如圖4所示，具體包括：cdac電容陣列，二階誤差反饋積分器，比較器，動(dòng)態(tài)放大器，fvf電路；其中，cdac電容陣列通過(guò)底板采樣輸入信號(hào)，并將輸入信號(hào)轉(zhuǎn)換成數(shù)字碼輸出；轉(zhuǎn)換完成后，cdac電容陣列的頂板會(huì)殘留當(dāng)前轉(zhuǎn)換剩下的余量電壓值；余量電壓值通過(guò)動(dòng)態(tài)放大器被采集放大到二階誤差反饋積分器上，積分器由電容組成，沒(méi)有驅(qū)動(dòng)能力；fvf電路為二階誤差反饋積分器提供驅(qū)動(dòng)能力，fvf電路的輸入接積分器的輸出，fvf電路的輸出反饋到cdac電容陣列上，從而在轉(zhuǎn)換的過(guò)程中形成二階噪聲整形的效果。

4、本發(fā)明中，cdac電容陣列采用底板采樣的輸入模式；所述cdac電容陣列由二進(jìn)制電容權(quán)重組成。圖中的電容陣列是10位，最高位電容的電容權(quán)重為1024，單位電容為1，單位電容的電容值為1ff。所有電容的頂板一端用開(kāi)關(guān)連接vcm電壓，一端連接比較器的輸入端；電容的底板一端連接控制vref電壓和gnd電壓切換的開(kāi)關(guān)，以及控制接輸入信號(hào)切換的開(kāi)關(guān)。vref電壓表示數(shù)字碼為1時(shí)，所對(duì)應(yīng)的是模擬電壓值，gnd電壓表示數(shù)字碼為0時(shí)所對(duì)應(yīng)的模擬電壓值。在對(duì)輸入信號(hào)采樣的時(shí)候，電容的頂板接vcm的開(kāi)關(guān)導(dǎo)通，底板接輸入信號(hào)的開(kāi)關(guān)導(dǎo)通。在轉(zhuǎn)換過(guò)程中，電容頂板接復(fù)位電壓vcm的開(kāi)關(guān)斷開(kāi)，并且保持懸空；電容底板接輸入信號(hào)的開(kāi)關(guān)斷開(kāi)，此時(shí)根據(jù)比較器的輸出控制切換開(kāi)關(guān)接vref電壓和gnd電壓；當(dāng)比較器的輸出為1時(shí)，控制開(kāi)關(guān)切換到電壓gnd，反之控制開(kāi)關(guān)切換到電壓vref；電容頂板的電壓發(fā)生變化，進(jìn)行下一次比較，從而控制下一位電容的底板開(kāi)關(guān)切換；轉(zhuǎn)換完成后，所有電容的頂板保持懸空狀態(tài)，底板根據(jù)比較器的結(jié)果分別接vref或者gnd，從而完成adc的轉(zhuǎn)換功能。

5、本發(fā)明中，除了正常參與adc轉(zhuǎn)換的電容陣列外，還設(shè)計(jì)有另一組和adc轉(zhuǎn)換電容相同的電容陣列。另外一組電容陣列的單位電容為1，最高位電容權(quán)重為1024，但是在本設(shè)計(jì)中將1024電容分成兩個(gè)權(quán)重為512的電容。所有電容的頂板和參與adc正常轉(zhuǎn)換的電容陣列的頂板連接在一起，但是底板則連接三相控制開(kāi)關(guān)，分別連接vqe，vdd和gnd。其中vqe表示動(dòng)態(tài)放大器放大的電壓值，在采樣相位時(shí)，電容的底板電壓接vqe,將余量電壓采集到電容陣列中。在轉(zhuǎn)換相位時(shí)，將上一個(gè)周期轉(zhuǎn)換碼值的次高位和最低位反饋回電容陣列的底板上，完成電容失配的電壓注入過(guò)程。而最高位電容根據(jù)次高位注入的碼值決定接vdd還是gnd，如果次高位反饋接vdd，則在奇數(shù)個(gè)周期時(shí)，將最高位電容中某一個(gè)權(quán)重為512電容的底板接gnd，另外一個(gè)權(quán)重為512電容的底板接vcm。在偶數(shù)個(gè)周期時(shí)，則將兩個(gè)電容的順序調(diào)換，即奇數(shù)個(gè)周期底板接vcm的電容根據(jù)次高位注入的碼值決定接vdd還是gnd，而另外一個(gè)電容的底板接vcm，從而實(shí)現(xiàn)動(dòng)態(tài)范圍調(diào)節(jié)。

6、本發(fā)明中，在cdac電容陣列完成adc的轉(zhuǎn)換功能后，cdac電容陣列的頂板會(huì)有剩余電壓值。此時(shí)將cdac電容的頂板連接動(dòng)態(tài)放大器的輸入。如圖7所示，所述動(dòng)態(tài)放大器主要有主放大電路，時(shí)鐘控制電路組成。主放大電路采用的結(jié)構(gòu)是五管運(yùn)放的開(kāi)環(huán)放大器結(jié)構(gòu)。具體地，分別是兩個(gè)輸入對(duì)管，負(fù)載管和共源共柵的電流鏡尾管。但和傳統(tǒng)五管運(yùn)放結(jié)構(gòu)不同的是，負(fù)載管由時(shí)鐘控制，分為復(fù)位和放大兩個(gè)時(shí)鐘相位。復(fù)位進(jìn)行充電，提供放大所需的電荷，放大進(jìn)行放電，提供放大所需的放大倍數(shù)。時(shí)鐘控制電路和主放大電路結(jié)構(gòu)相同，只是時(shí)鐘控制電路的輸入端接固定電位vcm，輸出端接反相器的輸入端，反相器的輸出端接主運(yùn)放電路的電流鏡尾管的柵端。從而控制主放大電路的放大時(shí)間。

7、本發(fā)明中，在動(dòng)態(tài)放大器實(shí)現(xiàn)放大后，將余量電壓放大到電容上，從而形成二階無(wú)源積分器。所述二階無(wú)源積分器主要由三個(gè)電容和開(kāi)關(guān)構(gòu)成。其中，電容可以將動(dòng)態(tài)放大器放大的電壓存儲(chǔ)在電容的頂板上，從而實(shí)現(xiàn)積分的效果。而開(kāi)關(guān)可以通過(guò)時(shí)鐘控制導(dǎo)通時(shí)序，從而實(shí)現(xiàn)二階的功能。具體的，如果在本次轉(zhuǎn)換完成后，將開(kāi)關(guān)導(dǎo)通，電容上積累的就是本次轉(zhuǎn)換完成的放大余量，實(shí)現(xiàn)一階的積分。如果在本次轉(zhuǎn)換完成后，再等待一個(gè)周期，將開(kāi)關(guān)導(dǎo)通，相對(duì)于下一個(gè)周期的轉(zhuǎn)換而言，電容上積累的就是兩個(gè)周期前轉(zhuǎn)換完成的放大余量，從而實(shí)現(xiàn)二階的積分。

8、本發(fā)明中，fvf電路，是在簡(jiǎn)單的源極跟隨器的形式上引入一個(gè)負(fù)反饋，從而進(jìn)一步降低整體的輸出阻抗。fvf電路具體由一個(gè)輸入管、電流源管和負(fù)反饋的管子組成。輸入管的柵端連接輸入，輸入管的漏端連接電流源管，同時(shí)連接負(fù)反饋管的柵端，負(fù)反饋管的源端連接電源，漏端和輸入管的源端相接同時(shí)連接輸出。fvf可以形成單位增益放大器的功能，提供因?yàn)檩敵鲎杩馆^低，能提供較好的驅(qū)動(dòng)能力。

9、在fvf轉(zhuǎn)換完成后，fvf電路的輸出會(huì)把積分電壓值輸出到cdac電容的底板上，在下次進(jìn)行輸入信號(hào)采樣時(shí)，完成和輸入信號(hào)的共同采樣。實(shí)現(xiàn)誤差反饋的功能，從而達(dá)到量化噪聲二階整形的效果。

10、本發(fā)明的技術(shù)特點(diǎn)和積極效果主要有：

11、(1)采用過(guò)采樣和噪聲整形技術(shù)，通過(guò)實(shí)施二階ef環(huán)路，實(shí)現(xiàn)近似40db/十倍頻滾將的整形曲線(xiàn)。同時(shí)ntf曲線(xiàn)中無(wú)需構(gòu)造極點(diǎn)，所以不存在系統(tǒng)穩(wěn)定性問(wèn)題。

12、(2)相比于傳統(tǒng)通過(guò)電荷分享來(lái)實(shí)現(xiàn)ef環(huán)路的噪聲整形adc，本發(fā)明通過(guò)電荷注入的形式來(lái)構(gòu)造ef環(huán)路，從而避免因?yàn)殡姾煞窒硭鶎?dǎo)致的較大動(dòng)態(tài)范圍損失。

13、(3)為了減小電容陣列所導(dǎo)致的諧波失真的影響，在本發(fā)明還采用mes技術(shù)，對(duì)諧波失真進(jìn)行一階整形，從而在噪聲特性和電路非線(xiàn)性之間達(dá)到了平衡。

14、(4)因?yàn)閙es技術(shù)會(huì)存在動(dòng)態(tài)范圍損失，所以必須進(jìn)行動(dòng)態(tài)范圍補(bǔ)償，但是傳統(tǒng)的動(dòng)態(tài)范圍補(bǔ)償是通過(guò)預(yù)測(cè)的技術(shù)進(jìn)行，而這種預(yù)測(cè)的技術(shù)會(huì)導(dǎo)致預(yù)測(cè)錯(cuò)誤時(shí)的精度損失。本發(fā)明提出三電平的新型補(bǔ)償技術(shù)。這種補(bǔ)償技術(shù)從原理上避免了預(yù)測(cè)錯(cuò)誤的可能性。

15、(5)在電路的設(shè)計(jì)上，本發(fā)明采用動(dòng)態(tài)放大器的設(shè)計(jì)方案，設(shè)計(jì)的動(dòng)態(tài)放大器和傳統(tǒng)基于共模檢測(cè)的動(dòng)態(tài)放大器不同，本發(fā)明的動(dòng)態(tài)放大器因?yàn)檩敵龉材ｋ娖椒€(wěn)定，無(wú)需額外的輸出共模電平反饋電路。

16、綜上所述，本發(fā)明相比于傳統(tǒng)的設(shè)計(jì)具有諸多優(yōu)勢(shì)，另外在能耗方面，本發(fā)明的能耗非常低，平均功耗在37μw左右，所以能效非常高。圖9是整體電路的功耗仿真占比圖，其中fvf電路功耗占比為32％，dac電容陣列開(kāi)關(guān)翻轉(zhuǎn)功耗占比為27％，da(動(dòng)態(tài)放大器)電路功耗占比為24％，digital電路功耗占比為16％。圖10是整體電路的后仿真fft圖。通過(guò)fft的結(jié)果可以看出，該設(shè)計(jì)實(shí)例在電源電壓為1v，信號(hào)帶寬為50khz的前提下實(shí)現(xiàn)了84.25db的信納比(sinad)，在電容陣列為10位的基礎(chǔ)上實(shí)現(xiàn)了13.7bit的有效位數(shù)(enob)，其整形效果為40db/十倍頻，滿(mǎn)足二階整形的效果。