一種檢測(cè)最終時(shí)鐘輸出的延遲鎖相環(huán)和占空比矯正電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種延遲鎖相環(huán)和占空比矯正電路。
【背景技術(shù)】
[0002]延遲鎖相環(huán)(DLL)和占空比矯正(DCC)電路廣泛用于微處理器、存儲(chǔ)器接口、芯片之間的接口和大規(guī)模集成電路的時(shí)鐘分布網(wǎng)絡(luò)。DLL用于時(shí)鐘同步來(lái)解決時(shí)鐘的偏斜問(wèn)題，使得芯片內(nèi)部或芯片之間的時(shí)鐘延遲有足夠的余量，從而提高系統(tǒng)的時(shí)序功能。DCC用于調(diào)整時(shí)鐘的占空比(通常為50%)，使時(shí)鐘的上升沿和下降沿都可用于采樣數(shù)據(jù)，從而提高信號(hào)的傳輸速率。DLL電路和DCC電路經(jīng)常會(huì)在各種應(yīng)用系統(tǒng)中配合使用，例如包含雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR SDRAM)的半導(dǎo)體存儲(chǔ)器件。
[0003]請(qǐng)參閱圖1所示，傳統(tǒng)的DLL和DCC電路:
[0004]傳統(tǒng)的DLL和DCC電路通常存在于系統(tǒng)的時(shí)鐘路徑，對(duì)系統(tǒng)輸入時(shí)鐘進(jìn)行同步和占空比矯正，再通過(guò)時(shí)鐘傳輸電路輸出系統(tǒng)的最終輸出時(shí)鐘。
[0005 ] 傳統(tǒng)DLL和DCC電路工作原理:輸入時(shí)鐘首先經(jīng)過(guò)DLL電路進(jìn)行時(shí)鐘同步，然后通過(guò)DCC電路完成占空比矯正，輸出50 %占空比的同步時(shí)鐘，再通過(guò)時(shí)鐘傳輸電路輸出系統(tǒng)的最終輸出時(shí)鐘。
[0006]傳統(tǒng)DLL和DCC電路缺點(diǎn):在此結(jié)構(gòu)中，輸入時(shí)鐘首先經(jīng)過(guò)了DLL和DCC電路，得到占空比50%的同步時(shí)鐘。但當(dāng)DCC輸出時(shí)鐘傳入至?xí)r鐘傳輸電路時(shí)，由于受到工藝溫度等客觀因素的影響，時(shí)鐘的傳輸會(huì)產(chǎn)生占空比失真，故整個(gè)系統(tǒng)的最終輸出時(shí)鐘不再能保證為精確的50%占空比。
[0007]針對(duì)此問(wèn)題的傳統(tǒng)DLL和DCC電路解決方案及缺陷:針對(duì)最終輸出時(shí)鐘不能保證精確50 %占空比的問(wèn)題，傳統(tǒng)的解決方案如圖2所示。此方案將DCC電路和時(shí)鐘傳輸電路換位，由于輸入時(shí)鐘首先經(jīng)過(guò)DLL電路和時(shí)鐘傳輸電路，最后經(jīng)過(guò)DCC電路進(jìn)行占空比矯正，故可以保證系統(tǒng)最終輸出時(shí)鐘為50%占空比。但此結(jié)構(gòu)由于在時(shí)鐘占空比矯正前延長(zhǎng)了輸入時(shí)鐘的傳輸路徑，故增加了輸入時(shí)鐘在傳輸中丟失的可能性，且這種丟失的可能性隨著現(xiàn)階段系統(tǒng)時(shí)鐘頻率的增大越來(lái)越突出。
[0008]傳統(tǒng)DCC電路工作原理介紹:請(qǐng)參閱圖3所示，DCC電路由兩個(gè)相同的延遲鏈(DCC延遲鏈I和DCC延遲鏈2)、鑒相器、控制器和上升沿觸發(fā)電路組成。
[0009]DCC輸入時(shí)鐘000通過(guò)兩個(gè)相同的延遲鏈得到時(shí)鐘360 ACC輸入時(shí)鐘000和時(shí)鐘360輸入到鑒相器，受鑒相器輸出和控制器的控制，DCC延遲鏈I和DCC延遲鏈2會(huì)自動(dòng)調(diào)整延時(shí)時(shí)間，最終穩(wěn)定到時(shí)鐘360上升沿和輸入時(shí)鐘000的下個(gè)周期上升沿對(duì)齊。達(dá)到穩(wěn)態(tài)之后，由于輸入時(shí)鐘000的上升沿和時(shí)鐘360的上升沿相差一個(gè)周期(tcak)，故可知DCC延遲鏈I的輸出時(shí)鐘(時(shí)鐘180)的上升沿必然和輸入時(shí)鐘000的上升沿相差半個(gè)周期。這樣，DCC輸入時(shí)鐘000和時(shí)鐘180經(jīng)過(guò)上升沿觸發(fā)電路后，便可得到一個(gè)占空比50 %的輸出時(shí)鐘信號(hào)。
[0010]傳統(tǒng)的DLL和DCC電路由于結(jié)構(gòu)和后續(xù)時(shí)鐘傳輸電路的影響，其通常存在不能保證最終輸出時(shí)鐘占空比精確到50%的缺陷。

【發(fā)明內(nèi)容】

[0011]本發(fā)明的目的在于提供一種檢測(cè)最終時(shí)鐘輸出的延遲鎖相環(huán)和占空比矯正電路，以解決上述技術(shù)問(wèn)題。
[0012]為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0013]一種檢測(cè)最終時(shí)鐘輸出的延遲鎖相環(huán)和占空比矯正電路，包括DLL電路、DCC電路、時(shí)鐘傳輸電路和占空比檢測(cè)電路；
[0014]DLL電路的輸入端連接輸入時(shí)鐘，輸出端連接DCC電路的時(shí)鐘輸入端;DCC電路的時(shí)鐘輸出端連接時(shí)鐘傳輸電路的輸入端，占空比檢測(cè)電路的輸入端連接時(shí)鐘傳輸電路的輸出端，占空比檢測(cè)電路的輸出端連接DCC電路的控制端。
[00?5]進(jìn)一步的，占空比檢測(cè)電路用于對(duì)時(shí)鐘傳輸電路最終輸出時(shí)鐘的占空比進(jìn)彳丁檢測(cè)，輸出代表占空比是否大于50 %的DCC控制信號(hào)，此控制信號(hào)輸入至DCC電路對(duì)時(shí)鐘占空比進(jìn)行調(diào)整，達(dá)到系統(tǒng)最終輸出時(shí)鐘為50%占空比的穩(wěn)態(tài)。
[0016]進(jìn)一步的，占空比檢測(cè)電路由單端轉(zhuǎn)雙端電路、電平檢測(cè)電路和比較器依次連接組成；占空比檢測(cè)電路的輸入為時(shí)鐘傳輸電路最終輸出的輸出時(shí)鐘，輸出時(shí)鐘經(jīng)過(guò)單端轉(zhuǎn)雙端電路轉(zhuǎn)換為差分的時(shí)鐘信號(hào)LDCCR和LDCCF，此差分時(shí)鐘信號(hào)通過(guò)電平檢測(cè)電路來(lái)檢測(cè)其高電平和低電平持續(xù)時(shí)間，生成代表高電平和低電平有效時(shí)間的電壓模擬信號(hào)LCMPR和LCMPF，將此對(duì)電壓信號(hào)送入比較器進(jìn)行比較，產(chǎn)生代表占空比是否大于50%的DCC控制信號(hào)。
[0017]進(jìn)一步的，DCC電路包括控制器和DCC延遲鏈；占空比檢測(cè)電路輸出的DCC控制信號(hào)輸入至控制器，通過(guò)控制器中的邏輯運(yùn)算控制DCC延遲鏈的上升沿和下降沿的偏移延時(shí)時(shí)間，進(jìn)行時(shí)鐘占空比的調(diào)節(jié)，使占空比檢測(cè)電路所檢測(cè)時(shí)鐘占空比為50%。
[0018]進(jìn)一步的，電平檢測(cè)電路包括PMOS管P1、PM0S管P2、PM0S管P3、PM0S管P4、匪OS管N1、NMOS 管N2、NMOS 管N3、電容Cl 和電容C2;
[0019]PMOS管Pl的源極連接電源；漏極連接PMOS管P2和源極和PMOS管P3的源極;PMOS管Pl的柵極連接電壓偏置信號(hào)PBIAS;PM0S管P2的漏極、PMOS管P4的源極、匪OS管NI的漏極和電容Cl的正極共接;PMOS管P3的漏極、PMOS管P4的漏極、匪OS管N2的漏極和電容C2的正極共接；電容Cl的負(fù)極和電容C2的負(fù)極接地;匪OS管NI的源極和NMOS管N2的源極連接NMOS管N3的漏極，NMOS管N3的源極接地;輸入信號(hào)LDCCR連接PMOS管P2的柵極和NMOS管NI的柵極;輸入信號(hào)LDCCF連接PMOS管P3的柵極和NMOS管N2的柵極;NMOS管N3的柵極連接電壓偏置信號(hào)NBIAS，PM0S管P4的柵極連接檢測(cè)電路的使能信號(hào)EN。
[0020]相對(duì)于現(xiàn)有技術(shù)，本發(fā)明具有以下有益效果:本發(fā)明一種檢測(cè)最終時(shí)鐘輸出的延遲鎖相環(huán)和占空比矯正電路，輸入時(shí)鐘首先經(jīng)過(guò)DLL電路進(jìn)行時(shí)鐘同步，進(jìn)入DCC電路后通過(guò)時(shí)鐘傳輸電路輸出系統(tǒng)最終輸出時(shí)鐘;本發(fā)明中新加的占空比檢測(cè)電路對(duì)系統(tǒng)最終輸出時(shí)鐘的占空比進(jìn)行檢測(cè)，輸出代表占空比是否大于50%的DCC控制信號(hào)，此控制信號(hào)輸入至DCC電路對(duì)時(shí)鐘占空比進(jìn)行調(diào)整，達(dá)到系統(tǒng)最終輸出時(shí)鐘為50 %占空比的穩(wěn)態(tài)。由于DCC電路受占空比檢測(cè)電路的控制，而占空比檢測(cè)電路檢測(cè)的是系統(tǒng)最終的輸出時(shí)鐘，所以可以保證系統(tǒng)最終輸出時(shí)鐘的占空比為50%。
【附圖說(shuō)明】
[0021 ]圖1為傳統(tǒng)的DLL和DCC電路構(gòu)成的時(shí)鐘路徑示意圖；
[0022]圖2為解決傳統(tǒng)的DLL和DCC電路最終輸出時(shí)鐘不能保證精確50%占空比所形成的現(xiàn)有時(shí)鐘路徑不意圖；
[0023]圖3為傳統(tǒng)DCC電路的結(jié)構(gòu)示意圖；
[0024]圖4為本發(fā)明一種檢測(cè)最終時(shí)鐘輸出的延遲鎖相環(huán)和占空比矯正電路的結(jié)構(gòu)示意圖；
[0025]圖5為占空比檢測(cè)電路的結(jié)構(gòu)示意圖；
[0026]圖6為占空比檢測(cè)電路的時(shí)序圖；
[0027]圖7為電平檢測(cè)電路一種優(yōu)選的結(jié)構(gòu)示意圖；
[0028]圖8為基于本發(fā)明的DCC電路的結(jié)構(gòu)不意圖。
【具體實(shí)施方式】
[0029]本發(fā)明一種檢測(cè)最終時(shí)鐘輸出的延遲鎖相環(huán)和占空比矯正電路，在傳統(tǒng)DLL電路和DCC電路結(jié)構(gòu)的基礎(chǔ)上進(jìn)行了改進(jìn)，增加了時(shí)鐘的占空比檢測(cè)電路，并簡(jiǎn)化了 DCC電路，解決了不能