一種基于fpga的多通道并行模擬數(shù)據(jù)采集電路的制作方法
【技術(shù)領(lǐng)域】
[0001 ]本發(fā)明涉及一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路。
【背景技術(shù)】
[0002]在鐵路車輛安全監(jiān)測數(shù)據(jù)采集領(lǐng)域，傳統(tǒng)由MCU器件控制模擬開關(guān)切換，通過單通道ADC器件實(shí)現(xiàn)多通道模數(shù)轉(zhuǎn)換的數(shù)據(jù)采集方案，只能通過輪循的方式完成各通道數(shù)據(jù)的順序采集，實(shí)時(shí)性較差；同時(shí)受限于MCU器件的設(shè)計(jì)資源及模擬開關(guān)通道數(shù)限制，若要實(shí)現(xiàn)較多通道數(shù)據(jù)采集，則必須重新設(shè)計(jì)硬件電路或使用多塊板卡，造成額外的成本負(fù)擔(dān)，不能靈活地設(shè)計(jì)目標(biāo)系統(tǒng)。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是提供一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，克服現(xiàn)有采集技術(shù)無法快速、有效采集鐵路車輛安全監(jiān)測過程中產(chǎn)生的多類數(shù)據(jù)的不足。
[0004]上述的目的通過以下的技術(shù)方案實(shí)現(xiàn):
一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，其組成包括:8通道模擬數(shù)字信號轉(zhuǎn)換器、電壓基準(zhǔn)源、主處理器FPGA、數(shù)據(jù)總線，全局時(shí)序控制程序塊，所述的全局時(shí)序控制程序單向傳遞信號給A/D驅(qū)動(dòng)程序塊，所述的全局時(shí)序控制程序單向傳遞信號給模數(shù)轉(zhuǎn)換觸發(fā)，所述的全局時(shí)序控制程序單向傳遞信號給數(shù)據(jù)控制程序，所述的全局時(shí)序控制程序單向傳遞信號給FIFO存儲(chǔ)器與總線接口協(xié)議程序塊，所述的模數(shù)轉(zhuǎn)換觸發(fā)程序單向傳輸信號至所述的A/D驅(qū)動(dòng)程序塊，所述的數(shù)據(jù)控制程序單向傳輸信號至所述的FIFO存儲(chǔ)器，所述的FIFO存儲(chǔ)器與所述的總線接口協(xié)議程序塊雙向傳輸信號，所述的總線接口協(xié)議程序塊與所述的數(shù)據(jù)總線雙向傳輸信號，所述的數(shù)據(jù)總線與上位機(jī)雙向傳輸信號。
[0005]所述的一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，所述的主處理器FPGA將控制信號單向傳輸至模擬數(shù)字信號轉(zhuǎn)換器1、模擬數(shù)字信號轉(zhuǎn)換器Π、模擬數(shù)字信號轉(zhuǎn)換器m與模擬數(shù)字信號轉(zhuǎn)換器IV，所述的模擬數(shù)字信號轉(zhuǎn)換器I與所述的模擬數(shù)字信號轉(zhuǎn)換器Π接收來自電壓基準(zhǔn)源I的信號，所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV接收來自電壓基準(zhǔn)源Π的信號，所述的模擬數(shù)字信號轉(zhuǎn)換器1、所述的模擬數(shù)字信號轉(zhuǎn)換器π、所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV均接收前端模擬信號束的信號，所述的模擬數(shù)字信號轉(zhuǎn)換器1、所述的模擬數(shù)字信號轉(zhuǎn)換器π、所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV均單向傳遞數(shù)字信號至主處理器FPGA，所述的模擬數(shù)字信號轉(zhuǎn)換器1、所述的模擬數(shù)字信號轉(zhuǎn)換器Π、所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV的內(nèi)部均包含內(nèi)置模擬輸入鉗位保護(hù)、二階抗混疊濾波器和跟蹤保持放大器；
所述的一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，所述的模擬數(shù)字信號轉(zhuǎn)換器1、所述的模擬數(shù)字信號轉(zhuǎn)換器Π、所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV的元件與連接方式完全相同，所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳1、所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳37、所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳38與所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳48均并聯(lián)電容CA1、電容CA2、電容CA3與模擬電源AVCC;
所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳36連接電容CA4，所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳39連接電容CA5，所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳45與所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳44均連接電容CA6，所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳42并聯(lián)電容CA7且與所述電壓基準(zhǔn)源UVl管腳6;
所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳23并聯(lián)電容CA8與電源VDD3.3，所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳34連接電阻RAl，所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳6連接排阻RSl的管腳3，所述的排阻RSl的管腳6接地，所述的模擬數(shù)字信號I的管腳7連接排阻RSl的管腳2，所述的模擬數(shù)字信號I的管腳8連接排阻RSl的管腳I，所述的排阻RSl的管腳7與所述的排阻RSl的管腳8均連接電源VDD3.3。
[0006]所述的一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，所述的電壓基準(zhǔn)源I傳輸至模擬數(shù)字信號轉(zhuǎn)換器I與模擬數(shù)字信號轉(zhuǎn)換器Π，所述的電壓基準(zhǔn)源Π傳輸至模擬數(shù)字信號轉(zhuǎn)換器m與模擬數(shù)字信號轉(zhuǎn)換器IV，所述的電壓基準(zhǔn)源I與所述的電壓基準(zhǔn)源Π的原件與連接完全相同，所述的電壓基準(zhǔn)源I包括變壓器UVl，所述的變壓器UVl的管腳2并聯(lián)電容CVl與電容CV2的一端，所述的電容CVI與所述的電容CV2的另一端并聯(lián)所述的變壓器UVl的管腳4;所述的變壓器UVl的管腳6串聯(lián)電容CV3的一端，所述的電容CV3的另一端連接所述的變壓器UVl的管腳4。
[0007]有益效果:
1.本發(fā)明的采集電路具有專屬主控芯片且與前置運(yùn)放電路分離，板卡既可用于各種監(jiān)測系統(tǒng)集成，也可作為獨(dú)立功能板卡完成采集工作，板卡具有設(shè)計(jì)靈活、便于升級、結(jié)構(gòu)緊湊。
[0008]2.本發(fā)明的采集電路具有32個(gè)采集通道，具有一定的采集通道冗余，方便后續(xù)升級且集成化程度更高，特別適用于鐵路車輛安全監(jiān)測領(lǐng)域中多類數(shù)據(jù)的實(shí)時(shí)、并行采集。
[0009]3.本發(fā)明的外部電壓基準(zhǔn)源共有2個(gè)，每兩個(gè)模擬數(shù)字轉(zhuǎn)換器共用一個(gè)外部電壓基準(zhǔn)源。
[0010]4.本發(fā)明的主處理器為現(xiàn)場可編程門陣列FPGA，在其內(nèi)部通過硬件描述語言構(gòu)建了鎖相環(huán)，全局復(fù)位，模數(shù)轉(zhuǎn)換觸發(fā)，A/D器件驅(qū)動(dòng)，數(shù)據(jù)緩存控制及總線協(xié)議接口等程序模塊來控制采集電路工作。
[0011 ] 5.本發(fā)明的模擬數(shù)字信號轉(zhuǎn)換器共有4個(gè)，每個(gè)轉(zhuǎn)換器具有8個(gè)并行采集通道，構(gòu)成的32個(gè)采集通道可以并行完成采集工作互不干擾。
[0012]6.本發(fā)明的電壓基準(zhǔn)源I與電壓基準(zhǔn)源Π為所述的模擬數(shù)字信號轉(zhuǎn)換器提供穩(wěn)定、低噪聲的參考電壓。
[0013]【附圖說明】:
附圖1是本發(fā)明的信號流程示意圖。
[0014]附圖2是本發(fā)明的模擬數(shù)字信號轉(zhuǎn)換器的電路圖。
[0015]附圖3是本發(fā)明的電壓基準(zhǔn)源的電路圖。
[0016]附圖4是本發(fā)明的軟件信號流程圖。
[0017]附圖5是本發(fā)明的主處理器FPGA的電路圖。
[0018]附圖6是附圖5中I號管腳到60號管腳局部放大示意圖。
[0019]附圖7是附圖5中61號管腳到120號管腳局部放大示意圖。
[0020]附圖8是附圖5中121號管腳到180號管腳局部放大示意圖。
[0021]附圖9是附圖5中181號管腳到240號管腳局部放大示意圖。
[0022]【具體實(shí)施方式】:
實(shí)施例1
如圖1所示，一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，其組成包括:8通道模擬數(shù)字信號轉(zhuǎn)換器、電壓基準(zhǔn)源、主處理器FPGA、數(shù)據(jù)總線，所述的主處理器FPGA型號為EP3C25Q240C8所述的主處理器FPGA內(nèi)部包括通過編程語言建立全局時(shí)序控制程序塊，所述的全局時(shí)序控制程序單向傳遞信號給A/D驅(qū)動(dòng)程序塊，所述的全局時(shí)序控制程序單向傳遞信號給模數(shù)轉(zhuǎn)換觸發(fā)，所述的全局時(shí)序控制程序單向傳遞信號給數(shù)據(jù)控制程序，所述的全局時(shí)序控制程序單向傳遞信號給FIFO存儲(chǔ)器與總線接口協(xié)議程序塊，所述的模數(shù)轉(zhuǎn)換觸發(fā)程序單向傳輸信號至所述的A/D驅(qū)動(dòng)程序塊，所述的數(shù)據(jù)控制程序單向傳輸信號至所述的FIFO存儲(chǔ)器，所述的FIFO存儲(chǔ)器與所述的總線接口協(xié)議程序塊雙向傳輸信號，所述的總線接口協(xié)議程序塊與所述的數(shù)據(jù)總線雙向傳輸信號，所述的數(shù)據(jù)總線與上位機(jī)雙向傳輸信號。
[0023]實(shí)施例2
如圖1所示，實(shí)施例1所述的一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，所述的主處理器FPGA將控制信號單向傳輸至模擬數(shù)字信號轉(zhuǎn)換器1、模擬數(shù)字信號轉(zhuǎn)換器Π、模擬數(shù)字信號轉(zhuǎn)換器m與模擬數(shù)字信號轉(zhuǎn)換器IV，所述的模擬數(shù)字信號轉(zhuǎn)換器I與所述的模擬數(shù)字信號轉(zhuǎn)換器Π接收來自電壓基準(zhǔn)源I的信號，所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV接收來自電壓基準(zhǔn)源Π的信號，所述的模擬數(shù)字信號轉(zhuǎn)換器1、所述的模擬數(shù)字信號轉(zhuǎn)換器Π、所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV均接收前端模擬信號束的信號，所述的模擬數(shù)字信號轉(zhuǎn)換器1、所述的模擬數(shù)字信號轉(zhuǎn)換器π、所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV均單向傳遞數(shù)字信號至主處理器FPGA，所述的模擬數(shù)字信號轉(zhuǎn)換器型號為AD7606，所述的模擬數(shù)字信號轉(zhuǎn)換器1、所述的模擬數(shù)字信號轉(zhuǎn)換器Π、所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV的內(nèi)部均包含內(nèi)置模擬輸入鉗位保護(hù)、二階抗混疊濾波器和跟蹤保持放大器。
[0024]實(shí)施例3
如圖2所示，實(shí)施例2所述的一種基于FPGA的多通道并行模擬數(shù)據(jù)采集電路，所述的模擬數(shù)字信號轉(zhuǎn)換器1、所述的模擬數(shù)字信號轉(zhuǎn)換器Π、所述的模擬數(shù)字信號轉(zhuǎn)換器m與所述的模擬數(shù)字信號轉(zhuǎn)換器IV的元件與連接方式完全相同，所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳1、所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳37、所述的模擬數(shù)字信號轉(zhuǎn)換器I的管腳38與所述的模擬數(shù)字信號轉(zhuǎn)換器I的