本發(fā)明屬于工業(yè)控制領(lǐng)域，尤其涉及一種基于異步時鐘的高速數(shù)據(jù)傳輸裝置和方法，主要用于解決工業(yè)控制領(lǐng)域中高速實時數(shù)據(jù)的傳輸問題。

背景技術(shù)：

在工業(yè)控制領(lǐng)域目前流行著多種標準的通信協(xié)議，如RS485、RS232、CAN等，其通訊速率最高的RS484一般也工作在10M以下，所以不能用于傳輸高速數(shù)據(jù)。以太網(wǎng)能夠達到100M以上的通訊速率，但協(xié)議中的CSMA/CD訪問機制造成了實時性無法保證，不適于用于工控領(lǐng)域。

在高速數(shù)據(jù)傳輸領(lǐng)域SERDES技術(shù)占據(jù)著壟斷的地位，其傳輸速率一般在Gbit以上，這就造成適配的器件、芯片等均有很高的要求，從而造成了其成本的上升，通用性方面也較弱。

現(xiàn)有的數(shù)據(jù)恢復(fù)技術(shù)中有采用過采樣的方法進行數(shù)據(jù)恢復(fù)的技術(shù)，但其普遍采用的是時鐘數(shù)據(jù)恢復(fù)算法（CDR），若想準確的實現(xiàn)CDR就必須避免連續(xù)多位的0或1。這就要有復(fù)雜的編碼解碼手段，并且時鐘數(shù)據(jù)恢復(fù)的算法也很復(fù)雜，這樣就造成整個技術(shù)實現(xiàn)非常復(fù)雜。

技術(shù)實現(xiàn)要素：

為了解決工業(yè)控制領(lǐng)域中百兆級別的數(shù)據(jù)傳輸問題，本發(fā)明的目的之一是提供一種基于異步時鐘的高速數(shù)據(jù)傳輸裝置。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是：一種基于異步時鐘的高速數(shù)據(jù)傳輸裝置，包括一個控制單元，用于完成數(shù)據(jù)的收發(fā)控制，以及數(shù)據(jù)幀的組裝與解析；一個發(fā)送單元，用于進行數(shù)據(jù)輸出；一個發(fā)送RAM單元和一個接收RAM單元，用于對數(shù)據(jù)進行緩沖，提高收發(fā)通道與控制單元對接的效率與可靠性；一個信號轉(zhuǎn)換單元，用于物理層的信號匹配；一個時鐘單元，用于輸出多個相差一定角度的同頻時鐘；一個求或輸出單元以及多個數(shù)據(jù)恢復(fù)單元和通信通道，每個數(shù)據(jù)恢復(fù)單元分別用不同的時鐘進行數(shù)據(jù)采樣恢復(fù)工作。

所述的一種基于異步時鐘的高速數(shù)據(jù)傳輸裝置，其數(shù)據(jù)恢復(fù)單元的數(shù)目不低于四個。

所述的一種基于異步時鐘的高速數(shù)據(jù)傳輸方法，其通信通道接收LVDS、BLVDS或光纖信號。

所述的一種基于異步時鐘的高速數(shù)據(jù)傳輸方法，其數(shù)據(jù)恢復(fù)單元包括采樣單元、幀頭檢測單元、雙口RAM和校驗單元；所述的采樣單元用于采樣數(shù)據(jù)，所述的雙口RAM支持主控制邏輯與數(shù)據(jù)接收邏輯工作于不同的頻率下實現(xiàn)異步工作，所述的幀頭單元在檢測通過時將數(shù)據(jù)緩存至雙口RAM中，并對數(shù)據(jù)進行校驗，校驗通過則表示接收到正確數(shù)據(jù)并上傳數(shù)據(jù)，否則丟棄數(shù)據(jù)。

本發(fā)明的目的之二是提供一種采用分時采樣技術(shù)，使得在同頻異步時鐘域中能對高速數(shù)據(jù)進行可靠的恢復(fù)的基于異步時鐘的高速數(shù)據(jù)傳輸方法。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是：一種基于異步時鐘的高速數(shù)據(jù)傳輸方法，包括如下步驟

a）、控制單元根據(jù)設(shè)定幀格式將數(shù)據(jù)填充到發(fā)送RAM單元中，然后啟動發(fā)送指令；

b）、發(fā)送單元在收到發(fā)送指令后，在發(fā)送時鐘的上升沿發(fā)送數(shù)據(jù)，直到發(fā)送RAM單元中的數(shù)據(jù)被發(fā)送完為止；

c）、信號轉(zhuǎn)換單元將發(fā)送單元發(fā)送的Bit流轉(zhuǎn)換成物理鏈路對應(yīng)的信號，通過發(fā)送通道發(fā)至接收方，完成發(fā)送過程；

d）、接收通道收到外部輸入信號后，首先經(jīng)過信號轉(zhuǎn)換單元，然后將轉(zhuǎn)換后的信號送至芯片中；

e）、送入芯片的信號被同時送至多個數(shù)據(jù)恢復(fù)單元中，采樣單元基于各自的接收時鐘進行數(shù)據(jù)恢復(fù)。

進一步，所述的傳輸數(shù)據(jù)幀包含起始標志、幀頭、地址段、可變長數(shù)據(jù)段、校驗字段。

進一步，當采樣單元檢測到特定幀頭時表示數(shù)據(jù)幀的開始，開始將數(shù)據(jù)緩存至收口RAM中；幀接收完后校驗單元對數(shù)據(jù)進行校驗，可以為CRC、求和校驗等，校驗通過時，表示此通道正確的恢復(fù)了數(shù)據(jù)，校驗未通過時丟棄數(shù)據(jù)。

再進一步，數(shù)據(jù)恢復(fù)單元用求或輸出單元將正確的數(shù)據(jù)傳輸至RAM單元中。

更進一步，控制單元根據(jù)接收RAM單元發(fā)送來的ready信號讀取接收數(shù)據(jù)的讀取，最終完成整個數(shù)據(jù)的發(fā)送與接收恢復(fù)

本發(fā)明的有益效果是：工作時，控制單元完成數(shù)據(jù)的收發(fā)控制，發(fā)送RAM單元和接收RAM單元負責數(shù)據(jù)的緩存，發(fā)送單元和數(shù)據(jù)恢復(fù)單元分別負責數(shù)據(jù)的發(fā)送和接收，信號轉(zhuǎn)換單元負責物理層的信號匹配工作，高速數(shù)據(jù)收發(fā)單元只需根據(jù)本地時鐘便能完成數(shù)據(jù)的收發(fā)工作，通信的另一端也必須采用相同的高速數(shù)據(jù)收發(fā)單元與其對接。

傳輸方法中數(shù)據(jù)收發(fā)均采用頻率相同的本地時鐘，一個發(fā)送時鐘為360°，發(fā)送通道在時鐘的上升沿發(fā)送數(shù)據(jù)，接收通道設(shè)有n個接收單元，各個單元的采樣單元的采樣時鐘依次相差360/n度，從而保證數(shù)據(jù)至少能被一個單元正確恢復(fù)，最后將校驗通過的數(shù)據(jù)傳至控制單元。

與現(xiàn)有技術(shù)相比，本發(fā)明的通信速率得到了大幅提升，且通信速率可跟據(jù)實際情況靈活確定，適應(yīng)性強；通信協(xié)議可自定義；降低了編程難度，在普通FPGA芯片中即可實現(xiàn)，實現(xiàn)簡單；對高速數(shù)據(jù)不但高效可靠，而且波特率可根據(jù)器件自行調(diào)整，有很強的靈活性。

附圖說明

圖1為本發(fā)明高速數(shù)據(jù)傳輸裝置的結(jié)構(gòu)框圖；

圖2為高速數(shù)據(jù)發(fā)送與單元的邏輯功能連接關(guān)系示意圖；

圖3為高速數(shù)據(jù)收發(fā)單元間的連接示意圖。

具體實施方式

為了更加清楚的闡述本發(fā)明方案，下面結(jié)合附圖和實例對發(fā)明內(nèi)容進行進一步的說明。應(yīng)當理解，此處所描述的具體是實施例僅用于解釋本發(fā)明，保護范圍并不局限于所述實例。

參照圖1所示，本發(fā)明公開了一種基于異步時鐘的高速數(shù)據(jù)傳輸裝置，包括

一個控制單元，用于完成數(shù)據(jù)的收發(fā)控制，以及數(shù)據(jù)幀的組裝與解析。

一個發(fā)送單元，用于在時鐘的上升沿（或下降沿）進行數(shù)據(jù)輸出，無輸出時將信號置為常高（或常低）。

一個發(fā)送RAM單元和一個接收RAM單元，用于對數(shù)據(jù)進行緩沖，以提高收發(fā)通道與控制單元對接的效率與可靠性。

一個信號轉(zhuǎn)換單元，用于物理層的信號匹配。

一個時鐘單元，用于輸出多個相差一定角度的同頻時鐘，時鐘單元要求有足夠的精度。

一個求或輸出單元以及多個數(shù)據(jù)恢復(fù)單元和通信通道，每個數(shù)據(jù)恢復(fù)單元分別用不同的時鐘進行數(shù)據(jù)采樣恢復(fù)工作；若數(shù)據(jù)恢復(fù)單元數(shù)目為n（n≥4），則每個單元的工作時鐘間隔為360/n度，數(shù)據(jù)收發(fā)均采用頻率相同的本地時鐘，一個發(fā)送時鐘周期為360°，發(fā)送通道在時鐘上升沿發(fā)送數(shù)據(jù)，接收通道設(shè)有n個接收單元，各個單元的采樣時鐘依次相差360°/n，從而保證數(shù)據(jù)至少能被一個單元正確恢復(fù)，最后將校驗通過的數(shù)據(jù)傳至控制單元。

其中，所述數(shù)據(jù)恢復(fù)單元的數(shù)目不低于四個。

其中，所述的通信通道采用LVDS、BLVDS或光纖信號，通信通道采用等方式，要求滿足高速率和抗干擾能力需求。

此外，所述的數(shù)據(jù)恢復(fù)單元包括采樣單元、幀頭檢測單元、雙口RAM和校驗單元；所述的采樣單元用于在各自時鐘的上升沿（或下降沿）采樣數(shù)據(jù)，所述的雙口RAM支持主控制邏輯與數(shù)據(jù)接收邏輯工作于不同的頻率下實現(xiàn)異步工作，所述的幀頭單元在檢測通過時將數(shù)據(jù)緩存至雙口RAM中，并對數(shù)據(jù)進行校驗，校驗通過則表示接收到正確數(shù)據(jù)并上傳數(shù)據(jù)，否則丟棄數(shù)據(jù)。

工作時，控制單元完成數(shù)據(jù)的收發(fā)控制，發(fā)送RAM單元和接收RAM單元負責數(shù)據(jù)的緩存，發(fā)送單元和數(shù)據(jù)恢復(fù)單元分別負責數(shù)據(jù)的發(fā)送和接收，信號轉(zhuǎn)換單元負責物理層的信號匹配工作，高速數(shù)據(jù)收發(fā)單元只需根據(jù)本地時鐘便能完成數(shù)據(jù)的收發(fā)工作，通信的另一端也必須采用相同的高速數(shù)據(jù)收發(fā)單元與其對接。

本發(fā)明提供的采用多路恢復(fù)配合幀頭加校驗的實現(xiàn)方法不但簡單可靠，而且通過雙口RAM實現(xiàn)了收發(fā)通道與主邏輯單元的隔離，可以使兩者工作在不同的時鐘域內(nèi)。另外通過對物理層鏈路的優(yōu)化手段也增強了此技術(shù)手段的可靠性和抗干擾能力，更具有實用價值。

參照圖2所示，一種基于異步時鐘的高速數(shù)據(jù)傳輸方法，包括如下步驟：

a）、控制單元根據(jù)設(shè)定幀格式將數(shù)據(jù)填充到發(fā)送RAM單元中，然后啟動發(fā)送指令，所述的傳輸數(shù)據(jù)幀包含起始標志、幀頭、地址段、可變長數(shù)據(jù)段、校驗字段；

b）、發(fā)送單元在收到控制單元的發(fā)送指令后，在發(fā)送時鐘的上升沿發(fā)送數(shù)據(jù)，直到發(fā)送RAM單元中的數(shù)據(jù)被發(fā)送完為止；

c）、信號轉(zhuǎn)換單元將發(fā)送單元發(fā)送的Bit流轉(zhuǎn)換成物理鏈路對應(yīng)的信號，通過發(fā)送通道發(fā)至接收方，完成發(fā)送過程；

d）、接收通道收到外部輸入信號后，首先經(jīng)過信號轉(zhuǎn)換單元（相當于發(fā)送單元的逆過程），然后將轉(zhuǎn)換后的信號送至芯片中；

e）、送入芯片的信號被同時送至多個數(shù)據(jù)恢復(fù)單元中，采樣單元基于各自的接收時鐘進行數(shù)據(jù)恢復(fù)；

f）、當采樣單元檢測到特定幀頭時表示數(shù)據(jù)幀的開始，開始將數(shù)據(jù)緩存至收口RAM中；幀接收完后校驗單元對數(shù)據(jù)進行校驗，可以為CRC、求和校驗等，校驗通過時，表示此通道正確的恢復(fù)了數(shù)據(jù)，校驗未通過時丟棄數(shù)據(jù)；

g）、由于在同頻時鐘下，多個恢復(fù)單元必然有一個或多個采樣單元能夠落入數(shù)據(jù)信號的有效眼圖中，所以數(shù)據(jù)恢復(fù)單元中必然有正確數(shù)據(jù)輸出，用求或輸出單元將正確的數(shù)據(jù)傳輸至RAM單元中；

h）、控制單元根據(jù)接收RAM單元發(fā)送來的ready信號讀取接收數(shù)據(jù)的讀取，最終完成整個數(shù)據(jù)的發(fā)送與接收恢復(fù)。

本發(fā)明傳輸方法可在FPGA、CPLD等多種可編程器件上實現(xiàn)，支持單線LVDS、BLVDS、光纖等多種物理傳輸介質(zhì)，傳輸速率最高可達到400M，可自定義傳輸協(xié)議，具有很強的實時性。

高速數(shù)據(jù)的傳輸必須是在兩個擁有相同高速數(shù)據(jù)收發(fā)單元的系統(tǒng)間進行，其連接關(guān)系如圖3所示，將高速數(shù)據(jù)收發(fā)單元1的發(fā)送接口連接至高速數(shù)據(jù)收發(fā)單元2的接收接口，同樣將單元1的接收接口連接至單元2的發(fā)送接口。

數(shù)據(jù)從單元1的發(fā)送接口發(fā)出后進入單元2的接收接口，然后依次經(jīng)過采樣單元、幀頭檢測、雙口RAM、校驗單元，最終將多個單元輸出的結(jié)果通過求或后輸出正確結(jié)果。

上述實施例僅例示性說明本發(fā)明的原理及其功效，以及部分運用的實施例，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明創(chuàng)造構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于本發(fā)明的保護范圍。