半導(dǎo)體裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體裝置，例如涉及包括保持互補(bǔ)的數(shù)據(jù)的2個(gè)非易失性存儲器單元的半導(dǎo)體裝置。
【背景技術(shù)】
[0002]在保持互補(bǔ)的數(shù)據(jù)的2個(gè)非易失性存儲器(MC1、MC2)中，由于數(shù)據(jù)的消除，2個(gè)非易失性存儲器(MC1、MC2)的閾值電壓均成為較小的狀態(tài)。此時(shí)，可以設(shè)想到數(shù)據(jù)消除前的寫入狀態(tài)下的2個(gè)非易失性存儲器的閾值電壓之差在數(shù)據(jù)消除后還殘留的可能性。因此，存在如下的可能性，即盡管消除了數(shù)據(jù)，仍讀取數(shù)據(jù)消除前的寫入數(shù)據(jù)，在安全性上成為問題。
[0003]與此相對地，一直以來，公知將被進(jìn)行了消除的非易失性存儲器單元的閾值電壓控制得均勻的技術(shù)。
[0004]例如，日本特開2001-307492號公報(bào)(專利文獻(xiàn)1)的消除方法判別區(qū)段的全部單元晶體管是否具有比與程序狀態(tài)對應(yīng)的第1閾值電壓分布的最下限更高的閾值電壓。如果是這種情況，則區(qū)段的全部單元晶體管被同時(shí)進(jìn)行消除。接下來，檢測進(jìn)行了消除的單元晶體管中的、具有比存在于與消除狀態(tài)對應(yīng)的第2閾值電壓分布的最上限與第1閾值電壓分布的最下限之間的檢測電壓電平更低的閾值電壓的單元晶體管。在對所檢測到的單元晶體管單獨(dú)地進(jìn)行編程之后，區(qū)段的全部單元晶體管被同時(shí)進(jìn)行消除。
[0005]現(xiàn)有技術(shù)文獻(xiàn)
[0006]專利文獻(xiàn)
[0007]專利文獻(xiàn)1:日本特開2001-307492號公報(bào)

【發(fā)明內(nèi)容】

[0008]發(fā)明要解決的課題
[0009]然而，日本特開2001-307492號公報(bào)并非以確保安全性為目的。即，無法解決盡管消除了數(shù)據(jù)但仍讀取數(shù)據(jù)消除前的寫入數(shù)據(jù)這樣的問題。
[0010]其他課題與新的特征將根據(jù)本說明書的敘述以及附圖而明確。
[0011 ]用于解決課題的技術(shù)方案
[0012]根據(jù)本發(fā)明的一種實(shí)施方式，電源控制電路在接受了雙單元數(shù)據(jù)的消除請求時(shí)，在使第1存儲元件與第2存儲元件的閾值電壓均增加的預(yù)寫之后的消除脈沖施加時(shí)，將與第1存儲元件連接的第1位線的電壓和與第2存儲元件連接的第2位線的電壓設(shè)定成不同。
[0013]發(fā)明效果
[0014]根據(jù)本發(fā)明的一種實(shí)施方式，能夠防止盡管消除了數(shù)據(jù)但仍讀取出數(shù)據(jù)消除前的寫入數(shù)據(jù)的情況。
【附圖說明】
[0015]圖1是示出第1實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)的圖。
[0016]圖2是示出第1實(shí)施方式的半導(dǎo)體裝置中的從存儲器陣列消除雙單元數(shù)據(jù)的消除處理的步驟的流程圖。
[0017]圖3是示出第3實(shí)施方式的微型計(jì)算機(jī)的結(jié)構(gòu)的圖。
[0018]圖4是示出閃存存儲器模塊的結(jié)構(gòu)的圖。
[0019]圖5(a)是示出對分柵型閃存存儲器元件提供的偏置電壓的例子的圖。圖5(b)是示出對使用熱載流子寫入方式的疊柵型閃存存儲器元件提供的偏置電壓的例子的圖。圖5(c)是示出對使用FN隧道寫入方式的疊柵型閃存存儲器元件提供的偏置電壓的例子的圖。
[0020]圖6(a)是示出雙單元數(shù)據(jù)存儲“0”的狀態(tài)的圖。圖6(b)是示出雙單元數(shù)據(jù)存儲“1”的狀態(tài)的圖。圖6(c)是示出雙單元數(shù)據(jù)的初始化狀態(tài)的圖。
[0021]圖7(a)是示出消除雙單元數(shù)據(jù)“0”時(shí)的序列的圖。圖7(b)是示出消除雙單元數(shù)據(jù)“1”時(shí)的序列的圖。
[0022]圖8是說明位線的電壓與存儲器單元的消除速度的關(guān)系的圖。
[0023]圖9(a)是示出在使與正單元MCI連接的位線BL的電壓小于對與負(fù)單元MC2連接的位線BL提供的電壓的情況下的、消除雙單元數(shù)據(jù)“0”時(shí)的序列的圖。圖9(b)是示出在使與正單元MCI連接的位線BL的電壓小于對與負(fù)單元MC2連接的位線BL提供的電壓的情況下的、消除雙單元數(shù)據(jù)“1”時(shí)的序列的圖。
[0024]圖10是示出第2實(shí)施方式的雙單元數(shù)據(jù)的讀取系統(tǒng)、寫入系統(tǒng)、消除系統(tǒng)的詳細(xì)電路結(jié)構(gòu)的圖。
[0025]圖11是示出第2實(shí)施方式的正側(cè)的主位線電壓控制電路的結(jié)構(gòu)的圖。
[0026]圖12是示出第2實(shí)施方式的正側(cè)的主位線電壓控制電路的結(jié)構(gòu)的圖。
[0027]圖13是示出第2實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動作定時(shí)的圖。
[0028]圖14是示出第3實(shí)施方式中的與雙單元數(shù)據(jù)的讀取、寫入以及消除有關(guān)的詳細(xì)電路結(jié)構(gòu)的圖。
[0029]圖15是示出第3實(shí)施方式的正側(cè)的主位線電壓控制電路的結(jié)構(gòu)的圖。
[0030]圖16是示出第3實(shí)施方式的負(fù)側(cè)的主位線電壓控制電路的結(jié)構(gòu)的圖。
[0031]圖17是示出第3實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動作定時(shí)的圖。
[0032]圖18是示出第4實(shí)施方式中的與雙單元數(shù)據(jù)的讀取、寫入以及消除有關(guān)的詳細(xì)電路結(jié)構(gòu)的圖。
[0033]圖19是示出第4實(shí)施方式的正側(cè)的主位線電壓控制電路的結(jié)構(gòu)的圖。
[0034]圖20是示出第4實(shí)施方式的負(fù)側(cè)的主位線電壓控制電路的結(jié)構(gòu)的圖。
[0035]圖21是示出第4實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動作定時(shí)的圖。
[0036]圖22是示出第5實(shí)施方式中的與雙單元數(shù)據(jù)的讀取、寫入以及消除有關(guān)的詳細(xì)電路結(jié)構(gòu)的圖。
[0037]圖23是示出第5實(shí)施方式的正側(cè)的主位線電壓控制電路的結(jié)構(gòu)的圖。
[0038]圖24是示出第5實(shí)施方式的正側(cè)的主位線電壓控制電路的結(jié)構(gòu)的圖。
[0039]圖25是示出第5實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動作定時(shí)的圖。
[0040]圖26是示出第6實(shí)施方式中的與雙單元數(shù)據(jù)的讀取、寫入以及消除有關(guān)的詳細(xì)電路結(jié)構(gòu)的圖。
[0041 ]圖27是示出第6實(shí)施方式的正側(cè)的副位線電壓控制電路的結(jié)構(gòu)的圖。
[0042]圖28是示出第6實(shí)施方式的負(fù)側(cè)的副位線電壓控制電路的結(jié)構(gòu)的圖。
[0043]圖29是示出第6實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動作定時(shí)的圖。
[0044]圖30是示出第7實(shí)施方式中的與雙單元數(shù)據(jù)的讀取、寫入以及消除有關(guān)的詳細(xì)電路結(jié)構(gòu)的圖。
[0045]圖31是示出第7實(shí)施方式的正側(cè)的副位線電壓控制電路的結(jié)構(gòu)的圖。
[0046]圖32是示出第7實(shí)施方式的負(fù)側(cè)的副位線電壓控制電路的結(jié)構(gòu)的圖。
[0047]圖33是示出第7實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動作定時(shí)的圖。
[0048]圖34是示出第8實(shí)施方式中的與雙單元數(shù)據(jù)的讀取、寫入以及消除有關(guān)的詳細(xì)電路結(jié)構(gòu)的圖。
[0049]圖35是示出第8實(shí)施方式的正側(cè)的副位線電壓控制電路的結(jié)構(gòu)的圖。
[0050]圖36是示出第8實(shí)施方式的負(fù)側(cè)的副位線電壓控制電路的結(jié)構(gòu)的圖。
[0051]圖37是示出第8實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動作定時(shí)的圖。
[0052]圖38是示出第9實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動作定時(shí)的圖。
[0053]圖39(a)是示出在使與正單元MCI連接的位線BL的電壓大于對與負(fù)單元MC2連接的位線BL提供的電壓的情況下的、消除雙單元數(shù)據(jù)“0”時(shí)的序列的圖。圖39(b)是示出在使與正單元MCI連接的位線BL的電壓大于對與負(fù)單元MC2連接的位線BL提供的電壓的情況下的、消除雙單元數(shù)據(jù)“1”時(shí)的序列的圖。
[0054]圖40是示出第3實(shí)施方式的正側(cè)的主位線電壓控制電路的變形例的結(jié)構(gòu)的圖。
【具體實(shí)施方式】
[0055]以下，使用附圖，說明本發(fā)明的實(shí)施方式。
[0056][第1實(shí)施方式]
[0057]圖1是示出第1實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)的圖。
[0058]該半導(dǎo)體裝置100具備存儲器陣列101和電壓控制電路105。
[0059]存儲器陣列101包括多個(gè)雙單元104。雙單元104通過閾值電壓Vth的差異而保持二進(jìn)制數(shù)據(jù)(雙單元數(shù)據(jù))，由分別能夠電改寫的第1存儲元件102與第2存儲元件103構(gòu)成。
[0060]電壓控制電路105在接受了雙單元104的數(shù)據(jù)消除請求時(shí)，在使第1存儲元件102與第2存儲元件103的閾值電壓均增加的預(yù)寫之后的消除脈沖施加時(shí)，將與第1存儲元件102連接的第1位線BL的電壓和與第2存儲元件103連接的第2位線/BL的電壓設(shè)定成不同。
[0061]圖2是示出第1實(shí)施方式的半導(dǎo)體裝置中的從存儲器陣列101消除雙單元數(shù)據(jù)的消除處理的步驟的流程圖。
[0062]首先，電壓控制電路105接收消除請求信號ERQ(步驟S101)。
[0063]接下來，電壓控制電路105實(shí)施用于進(jìn)行使第1存儲元件102與第2存儲元件103的閾值電壓均增加的預(yù)寫的電壓控制(步驟S102)。
[0064]接下來，電壓控制電路105將與第1存儲元件102連接的第1位線BL的電壓供給到VI，將與第2存儲元件103連接的第2位線/BL的電壓設(shè)定為與VI不同的電壓V2(步驟S103)。
[0065]接下來，電壓控制電路105將在第1存儲元件102與第2存儲元件103中共用的預(yù)定的存儲器柵極MG的電壓、控制柵極CG的電壓、源極線SL的電壓設(shè)定為用于施加消除脈沖的電壓(步驟S104)。
[0066]如上所述，在雙單元的數(shù)據(jù)的消除脈沖施加時(shí)，通過使與第1存儲元件連接的位線和與第2存儲元件連接的位線的電壓不同，能夠使得在雙單元數(shù)據(jù)消除后不維持雙單元數(shù)據(jù)消除前的第1存儲元件與第2存儲元件的閾值電壓的大小關(guān)系。另外，無需像專利文獻(xiàn)1所記載的那樣為了消除雙單元數(shù)據(jù)而對特定的存儲器單元進(jìn)行編程，因此能夠縮短消除所需的時(shí)間。
[0067][第2實(shí)施方式]
[0068]本實(shí)施方式的半導(dǎo)體裝置是微型計(jì)算機(jī)。
[0069](微型計(jì)算機(jī))
[0070]圖3是示出第2實(shí)施方式的微型計(jì)算機(jī)1的結(jié)構(gòu)的圖。
[0071]圖3所示的微型計(jì)算機(jī)(M⑶)1例如通過互補(bǔ)型M0S集成電路制造技術(shù)等而形成于單晶硅那樣的一個(gè)半導(dǎo)體芯片。
[0072]微型計(jì)算機(jī)1沒有特別地限制，具有高速總線HBUS與外圍總線PBUS。高速總線HBUS與外圍總線PBUS沒有特別地限制，分別具有數(shù)據(jù)總線、地址總線以及控制總線。與將全部的電路共同連接于共用總線的情況相比，通過設(shè)置2根總線而能夠減輕總線的負(fù)荷，保證高速訪問動作。
[0073]在高速總線HBUS連接有具備命令控制部與執(zhí)行部而執(zhí)行命令的中央處理裝置(CPU) 2,直接存儲器訪問控制器(DMAC) 3以及進(jìn)行高速總線HBUS與外圍總線TOUS的總線接口控制或者總線橋接控制的總線接口電路(BIF)4。
[0074]在高速總線HBUS還連接有在中央處理裝置2的工作區(qū)域等中使用的隨機(jī)存取存儲器(RAM)5以及作為儲存數(shù)據(jù)和程序的非易失性存儲器模塊的閃存存儲器模塊(FMDL)6。
[0075]在外圍總線PBUS連接有進(jìn)行針對閃存存儲器模塊(FMDL)6的指令存取控制的閃存定序器(FSQC)7、外部輸入輸出端口(PRT)8、9、定時(shí)器(TMR)1以及生成用于控制微型計(jì)算機(jī)1的內(nèi)部時(shí)鐘CLK的時(shí)鐘脈沖生成器(CPG) 11。
[0076]進(jìn)而，微型計(jì)算機(jī)1具備振蕩器被連接于XTAL/EXTAL或者被供給外部時(shí)鐘的時(shí)鐘端子、指示備用狀態(tài)的外部硬件備用端子STB、指示復(fù)位的外部復(fù)位端子RES、外部電源端子VCC、外部接地端子Vss。
[0077]此處，作為邏輯電路的閃存定序器7和陣列結(jié)構(gòu)的閃存存儲器模塊6使用不同的CAD工具來設(shè)計(jì)，因此為了方便說明，圖示為不同的電路塊，但將兩者合在一起而構(gòu)成一個(gè)閃存存儲器。閃存存儲器模塊6經(jīng)由讀取專用的高速訪問端口(HACSP)而與高速總線HBUS連接。CPU2或者DMAC3能夠從高速總線HBUS經(jīng)由高速訪問端口而對閃存存儲器模塊6進(jìn)行讀取訪問。CPU2或者DMAC3在針對閃存存儲器模塊6進(jìn)行寫入以及初始化的訪問時(shí)，經(jīng)由總線接口 4而經(jīng)過外圍總線roUS對閃存定序器7發(fā)出指令，由此閃存定序器7從外圍總線roUS通過低速訪問端口(LACSP)進(jìn)行閃存存儲器模塊的初始化、寫入動作的控制。
[0078](閃存存儲器模塊)
[0079]圖4是示出閃存存儲器模塊6的結(jié)構(gòu)的圖。
[0080]閃存存儲器模塊6使用2個(gè)非易失性存儲器單元來進(jìn)行1比特的信息的存儲。即，在存儲器陣列(MARY) 19中，能夠分別進(jìn)行改寫的2個(gè)非易失性存儲器單元MC1、MC2設(shè)置有多個(gè)，以作為1比特的雙單元。在圖4中，代表性地僅圖示了 1對。在本說明書中，將存儲器單元MCI稱為正單元，將存儲器單元MC2稱為負(fù)單元。
[0081]易失性存儲器單元MC1、MC2例如是圖5(a)所例示的分柵型閃存存儲器元件。該存儲器元件具有在源極/漏極區(qū)域之間的溝道形成區(qū)域上隔著柵極絕緣膜地配置的控制柵極CG與存儲器柵極MG。在存儲器柵極MG與柵極絕緣膜之間配置有氮化硅等電荷陷阱區(qū)域(SiN)。選擇柵極側(cè)的源極或者漏極區(qū)域與位線BL連接，存儲器柵極側(cè)的源極或者漏極區(qū)域與源極線SL連接。
[0082]為了降低存儲器單元的閾值電壓Vth，設(shè)為BL= VF(加快消除速度的情況)或者VS(減慢消除速度的情況)、CG = 0V、MG = -10V、SL = 6V、WELL = 0V，通過阱區(qū)域(WELL)與存儲器柵極MG間的高電場而從電荷陷阱區(qū)域(SiN)向阱區(qū)域(WELL)抽出電子。該處理單位設(shè)為共享存儲器柵極的多個(gè)存儲器單元。此處，VF〈VS。關(guān)于該理由，在后文中敘述。
[0083]為了提高存儲器單元的閾值電壓￥認(rèn)，設(shè)為乩=0￥、06 = 1.5￥、1?； = 10￥、31^ = 6、WELL = 0V，使寫入電流從源極線SL流向位線，由此在控制柵極與存儲器柵極的邊界部分產(chǎn)生的熱電子注入到電荷陷阱區(qū)域(SiN)。根據(jù)是否流過位線電流來決定電子的注入，因此按比特單位控制該處理。
[0084]按照BL= 1.5V、CG= 1.5V、MG = 0V、SL = 0V、WELL = 0V進(jìn)行讀取。如果存儲器單元的閾值電壓Vth低，則存儲器單元被設(shè)成接通狀態(tài)，如果閾值電壓Vth高，則被設(shè)成斷開狀態(tài)。
[0085]存儲器元件不限定于分柵型閃存存儲器元件，也可以是圖5(b)、圖5(c)所例示的疊柵型閃存存儲器元件。該存儲器元件在源極/漏極區(qū)域之間的溝道形成區(qū)域上隔著柵極絕緣膜地堆疊浮置柵極FG與控制柵極WL而構(gòu)成。在圖5(b)中，通過熱載流子寫入方式提高閾值電壓Vth，通過向阱區(qū)±或WELL放出電子而降低閾值電壓Vth。在圖5 (c)中，通過FN隧道寫入方式提高閾值電壓Vth，通過向位線BL放出電子而降低閾值電壓Vth。
[0086]提供給上述存儲器柵極MG、控制柵極CG、源極線SL、WELL、位線BL的電壓是通過閃存定序器7的控制而在電源電路(VPG)31中生成而供給的。
[0087]在以下的說明中，設(shè)為存儲器元件是分柵型閃存存儲器元件來進(jìn)行說明。
[0088]利用由非易失性存儲器單元MC1、MC2構(gòu)成的一個(gè)雙單元進(jìn)行的信息存儲是通過在非易失性存儲器單元MC1、MC2中儲存互補(bǔ)數(shù)據(jù)來進(jìn)行的。
[0089]即，存儲器單元