入與節(jié)點(diǎn)NDP2連接。
[0136]設(shè)定部84包括設(shè)置于電源電壓VDD的線與接地電壓Vss的線之間的P溝道M0S晶體管P2、P3、N溝道M0S晶體管N2、N3、N4和反相器IV5。反相器IV5接受程序脈沖有效信號(hào)PPEJ溝道M0S晶體管P2的柵極與反相器IV5的輸出連接。P溝道M0S晶體管P3的柵極以及N溝道M0S晶體管N2的柵極與節(jié)點(diǎn)NDP2連接。N溝道M0S晶體管N3的柵極接受程序脈沖有效信號(hào)PPEJ溝道M0S晶體管N4的柵極接受寫入脈沖WPLSW溝道M0S晶體管P3與N溝道M0S晶體管N2之間的節(jié)點(diǎn)NDP3與主位線WMBL_iP連接。
[0137]在雙單元數(shù)據(jù)“1”的寫入時(shí)，通過非反相信號(hào)線PSL而送來“H”電平，節(jié)點(diǎn)NDP1的數(shù)據(jù)即寫入鎖存數(shù)據(jù)成為“H”電平，主位線WMBL_iP的電壓成為VDD。
[0138]另一方面，在雙單元數(shù)據(jù)“0”的寫入時(shí)，通過非反相信號(hào)線PSL而送來“L”電平，節(jié)點(diǎn)NDP1的數(shù)據(jù)即寫入鎖存數(shù)據(jù)成為“L”電平，在寫入脈沖WPLS被激活的期間，主位線麗BL_iP與接地電壓Vss連接，在主位線WMBL_iP中流過寫入電流。
[0139]在預(yù)寫時(shí)，通過將正鎖存置位低電平信號(hào)PLSL設(shè)定為“H”電平，將反相鎖存置位高電平信號(hào)/LSH設(shè)定為“H”電平，節(jié)點(diǎn)NDP1的數(shù)據(jù)即寫入鎖存數(shù)據(jù)成為“L”電平。而且，在寫入脈沖WPLS被激活的期間，主位線WMBL_iP與接地電壓Vss連接，在主位線WMBL_iP中流過寫入電流。
[0140]圖12是示出第2實(shí)施方式的主位線電壓控制電路51Ni(i= 0?3)的結(jié)構(gòu)的圖。如圖12所示，主位線電壓控制電路51Ni具備置位部91、數(shù)據(jù)輸入部92、數(shù)據(jù)保持部93、設(shè)定部94和反相器IV9。
[0141]置位部91包括P溝道M0S晶體管P4和N溝道M0S晶體管N5W溝道M0S晶體管P4設(shè)置于電源電壓VDD的線與節(jié)點(diǎn)NDN1之間。P溝道M0S晶體管P4的柵極接受反相鎖存置位高電平信號(hào)/LSILN溝道M0S晶體管N5設(shè)置于節(jié)點(diǎn)NDN1與接地電壓Vss的線之間。N溝道M0S晶體管N5的柵極接受負(fù)鎖存置位低電平信號(hào)NLSL。
[0142]數(shù)據(jù)輸入部92包括反相器IV6和開關(guān)SW2。反相器IV6接受鎖存開關(guān)信號(hào)LSW。開關(guān)SW2接受由反相信號(hào)線NSL傳送來的反相數(shù)據(jù)，通過鎖存開關(guān)信號(hào)LSW以及反相器IV6的輸出(即，鎖存開關(guān)信號(hào)LSW的反相信號(hào))來控制。開關(guān)SW2在鎖存開關(guān)信號(hào)LSW為“H”電平時(shí)，將由反相信號(hào)線NSL傳送來的反相數(shù)據(jù)傳送到節(jié)點(diǎn)NDN1。
[0143]數(shù)據(jù)保持部93包括交替連接的反相器IV7與反相器IV8。
[0144]反相器IV7的輸入以及反相器IV8的輸出與節(jié)點(diǎn)NDN1連接，反相器IV7的輸出以及反相器IV8的輸入與節(jié)點(diǎn)NDN2連接。
[0145]反相器IV9的輸入與節(jié)點(diǎn)NDN2連接。
[0146]設(shè)定部94包括設(shè)置于電源電壓VDD的線與接地電壓Vss的線之間的P溝道M0S晶體管P5、P6、N溝道M0S晶體管N6、N7、N8和反相器IV10。反相器IV10接受程序脈沖有效信號(hào)PPE。P溝道M0S晶體管P5的柵極與反相器IV10的輸出連接。P溝道M0S晶體管P6的柵極以及N溝道M0S晶體管N6的柵極與節(jié)點(diǎn)NDN2連接。N溝道M0S晶體管N7的柵極接受程序脈沖有效信號(hào)PPEA溝道M0S晶體管N8的柵極接受寫入脈沖WPLS1溝道M0S晶體管P6與N溝道M0S晶體管N6之間的節(jié)點(diǎn)NDN3與主位線WMBL_iN連接。
[0147]在雙單元數(shù)據(jù)“1”的寫入時(shí)，通過反相信號(hào)線NSL而送來“L”電平，節(jié)點(diǎn)NDN1的數(shù)據(jù)即寫入鎖存數(shù)據(jù)成為“L”電平，在寫入脈沖WPLS被激活的期間，主位線麗BL_iN與接地電壓Vss連接，在主位線WMBL_iN中流過寫入電流。
[0148]另一方面，在雙單元數(shù)據(jù)“0”的寫入時(shí)，通過反相信號(hào)線NSL而送來“H”電平，節(jié)點(diǎn)NDN1的數(shù)據(jù)即寫入鎖存數(shù)據(jù)成為“H”電平，主位線WMBL_iN的電壓成為VDD。
[0149]在預(yù)寫時(shí)，通過將負(fù)鎖存置位低電平信號(hào)NLSL設(shè)定為“H”電平，并將反相鎖存置位高電平信號(hào)/LSH設(shè)定為“H”電平，從而節(jié)點(diǎn)NDN1的數(shù)據(jù)即寫入鎖存數(shù)據(jù)成為“L”電平。而且，在寫入脈沖WPLS被激活的期間，主位線WMBL_iN與接地電壓Vss連接，在主位線WMBL_iN中流過寫入電流。
[0150](動(dòng)作定時(shí))
[0151]圖13是示出第2實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動(dòng)作定時(shí)的圖。
[0152]閃存定序器7將ZM0S選擇信號(hào)Z0、Z1設(shè)定為“L”電平，將放電信號(hào)DCR0、DCR1設(shè)定為“H”電平。由此，gU位線SBL_0P?SBL_7P、SBL_0N?SBL_7N與接地電壓Vs s的線連接。
[0153]閃存定序器7將程序脈沖有效信號(hào)PPE設(shè)定為“H”電平，將寫入脈沖WPLS設(shè)定為“H”電平，將鎖存置位高電平信號(hào)LSH暫時(shí)設(shè)定為“L”電平，之后設(shè)定為“H”電平。然后，閃存定序器7將正鎖存置位低電平信號(hào)PLSL暫時(shí)設(shè)定為“H”電平，之后設(shè)定為“L”電平，使負(fù)鎖存置位低電平信號(hào)NLSL維持于“L”電平，使鎖存開關(guān)信號(hào)LSW維持于“L”電平。
[0154]由此，在主位線電壓控制電路51P0?51P3中，節(jié)點(diǎn)NDP1的鎖存數(shù)據(jù)PData成為“L”電平，節(jié)點(diǎn)NDP2成為“H”電平，N溝道M0S晶體管N2、N3、N4導(dǎo)通，P溝道M0S晶體管P3截止，節(jié)點(diǎn)NDP3成為“L”電平。其結(jié)果是，主位線WMBL_0P?WMBL_3P的電壓成為接地電壓Vss。
[0155]另外，在主位線電壓控制電路51N0?51N3中，節(jié)點(diǎn)NDN1的鎖存數(shù)據(jù)NData成為“Η”電平，節(jié)點(diǎn)NDN2成為“L”電平，Ν溝道M0S晶體管Ν6截止，Ρ溝道M0S晶體管Ρ5、Ρ6導(dǎo)通，節(jié)點(diǎn)NDN3成為“Η”電平。其結(jié)果是，主位線WMBL_0N?WMBL_3N的電壓成為VDD。
[0156]接下來，閃存定序器7將放電信號(hào)DCR0、DCR1設(shè)定為“L”電平。由此，副位線SBL_0P?SBL_7P、SBL_0N?SBL_7N與接地電壓Vs s的線不連接。
[0157]另外，閃存定序器7將ZM0S選擇信號(hào)Z0、Z1設(shè)定為“H”電平。由此，主位線WMBL_iP(i=0?3)與副位線SBL_iP以及SBL_i+4P連接，副位線SBL_iP以及SBL_i+4P的電壓維持接地電壓Vss。另外，主位線WMBL_iN( i = 0?3)與副位線SBL_iN以及SBL_i+4N連接，副位線SBL_iN以及SBL_i+4N的電壓成為VDD。
[0158]接下來，閃存定序器7將存儲(chǔ)器柵極MG的電壓設(shè)定為用于施加消除脈沖的電壓(_10V)，將源極線SL的電壓設(shè)定為用于施加消除脈沖的電壓(6V)，使控制柵極CG的電壓維持于0V。
[0159]由此，對存儲(chǔ)器單元MC1、MC2施加消除脈沖，開始進(jìn)行BTBT(BandTo BandTunneling，帶帶隧穿)消除。與正單元MCI連接的副位線SBL_0P?SBL_7P的電壓是接地電壓Vss，并且與負(fù)單元MC2連接的副位線SBL_0N?SBL_7N的電壓是VDD，因此正單元MCI的消除速度比負(fù)單元MC2的消除速度快。由于消除速度之差，消除后的雙單元MC1、MC2的閾值電壓Vth之差成為不取決于消除前的雙單元數(shù)據(jù)的差。
[0160]接下來，閃存定序器7使源極線SL的電壓回到非選擇狀態(tài)(0V)。由此，結(jié)束對存儲(chǔ)器單元MC1、MC2施加消除脈沖，BTBT消除結(jié)束。另外，閃存定序器7使存儲(chǔ)器柵極MG的電壓回到非選擇電壓(0V)。
[0161 ]接下來，閃存定序器7將放電信號(hào)DCRO、DCR1設(shè)定為“H”電平，將ZM0S選擇信號(hào)Z0、Z1設(shè)定為“L”電平。
[0162]由此，主位線WMBL_iP(i = 0?3)與副位線SBL_iP以及SBL_i+4P不連接。另外，主位線WMBL_iN(i = 0?3)與副位線SBL_iN以及SBL_i+4N不連接。另外，副位線SBL_0P?SBL_7P、SBL_0N?SBL_7N與接地電壓Vss的線連接，副位線SBL_0N?SBL_7N的電壓回到接地電壓
Vsso
[0163]如上所述，在本實(shí)施方式中，通過主位線電壓控制電路，在雙單元數(shù)據(jù)的消除脈沖施加時(shí)，將與正單元連接的位線的電壓設(shè)定為Vss，將與負(fù)單元連接的位線的電壓設(shè)定為VDD，使正單元的消除速度(閾值電壓Vth的減少速度)比負(fù)單元的消除速度快。由此，能夠使得在消除后無法讀取消除前的雙單元數(shù)據(jù)。
[0164]此外，在本實(shí)施方式中，將鎖存置位低電平信號(hào)分離為正極用與負(fù)極用，但不限定于此。在將鎖存置位高電平信號(hào)分離為正極用與負(fù)極用的結(jié)構(gòu)中，也能夠進(jìn)行同樣的鎖存數(shù)據(jù)的置位。
[0165][第3實(shí)施方式]
[0166]圖14是示出第3實(shí)施方式中的與雙單元數(shù)據(jù)的讀取、寫入以及消除有關(guān)的詳細(xì)電路結(jié)構(gòu)的圖。圖10的電路結(jié)構(gòu)中的主位線電壓控制電路51P0?51P3、51N0?51N3在圖14的電路結(jié)構(gòu)中置換成主位線電壓控制電路52P0?52P3、52N0?52N3。
[0167]圖15是示出第3實(shí)施方式的主位線電壓控制電路52Pi(i= 0?3)的結(jié)構(gòu)的圖。圖15的主位線電壓控制電路52Pi與圖11的主位線電壓控制電路51Pi不同之處如下。
[0168]圖11的置位部81具備N溝道M0S晶體管N1，與此相對地，圖15的置位部281具備N溝道M0S晶體管N21。與N溝道M0S晶體管N1同樣地，N溝道M0S晶體管N21設(shè)置于節(jié)點(diǎn)NDP1與接地電壓Vss的線之間。N溝道M0S晶體管N21的柵極在正側(cè)與負(fù)側(cè)接受共用的鎖存置位低電平信號(hào) LSL。
[0169]另外，圖11的設(shè)定部84具備P溝道M0S晶體管P2，與此相對地，圖15的設(shè)定部284具備P溝道M0S晶體管P22W溝道M0S晶體管P2與電源電壓VDD的線連接，與此相對地，P溝道M0S晶體管P22與正極用的充電電壓線PGCV連接。此處，對充電電壓線PGCV提供的電壓通常為VDD，但在施加消除脈沖的期間以及該期間前后，設(shè)定為Va (在Vb (對充電電壓線NGCV提供的電壓))。在本實(shí)施方式中，設(shè)為Va〈Vb來進(jìn)行說明。
[0170]圖16是示出第3實(shí)施方式的主位線電壓控制電路52Ni(i= 0?3)的結(jié)構(gòu)的圖。圖16的主位線電壓控制電路52Ni與圖12的主位線電壓控制電路51Ni不同之處如下。
[0171]圖12的置位部91具備N溝道M0S晶體管N5，與此相對地，圖16的置位部291具備N溝道M0S晶體管N25。與N溝道M0S晶體管N2同樣地，N溝道M0S晶體管N25設(shè)置于節(jié)點(diǎn)NDN1與接地電壓Vss的線之間。N溝道M0S晶體管N21的柵極在正側(cè)與負(fù)側(cè)接受共用的鎖存置位低電平信號(hào) LSL。
[0172]另外，圖12的設(shè)定部94具備P溝道M0S晶體管P5，與此相對地，圖16的設(shè)定部294具備P溝道M0S晶體管P25W溝道M0S晶體管P5與電源電壓VDD的線連接，與此相對地，P溝道M0S晶體管P25與負(fù)極用的充電電壓線NGCV連接。此處，對充電電壓線NGCV提供的電壓為Vb。在本實(shí)施方式中，設(shè)為Vb = VDD來進(jìn)行說明。
[0173](動(dòng)作定時(shí))
[0174]圖17是示出第3實(shí)施方式的雙單元數(shù)據(jù)的消除脈沖施加時(shí)的動(dòng)作定時(shí)的圖。
[0175]閃存定序器7將ZM0S選擇信號(hào)Z0、Z1設(shè)定為“L”電平，將放電信號(hào)DCR0、DCR1設(shè)定為“H”電平。由此，gU位線SBL_0P?SBL_7P、SBL_0N?SBL_7N與接地電壓Vs s的線連接。
[0176]閃存定序器7將程序脈沖有效信號(hào)PPE設(shè)定為“H”電平，使寫入脈沖WPLS維持于“L”電平，將鎖存置位高電平信號(hào)LSH暫時(shí)設(shè)定為“L”電平，之后設(shè)定為“H”電平。然后，閃存定序器7使鎖存置位低電平信號(hào)LSL維持于“L”電平，并使鎖存開關(guān)信號(hào)LSW維持于“L”電平。
[0177]進(jìn)而，閃存定序器7使對正極用的充電電壓線PGCV提供的電壓從VDD變化成Va(0〈Va<VDD)，使對負(fù)極用的充電電壓線NGCV提供的電壓維持于VDD。
[0178]由此，在主位線電壓控制電路52P0?52P3中，節(jié)點(diǎn)NDP1的鎖存數(shù)據(jù)PData成為“H”電平，節(jié)點(diǎn)NDP2成為“L”電平，N溝道MOS晶體管N2截止，P溝道MOS晶體管P22、P3導(dǎo)通，節(jié)點(diǎn)NDP3成為“H”電平。其結(jié)果是，主位線WMBL_0P?WMBL_3P的電壓成為Va。
[0179]另外，在主位線電壓控制電路52N0?52N3中，節(jié)點(diǎn)NDN1的鎖存數(shù)據(jù)NData成為“H”電平，節(jié)點(diǎn)NDN2成為“L”電平，N溝道M0S晶體管N6截止，P溝道M0S晶體管P25、P6導(dǎo)通，節(jié)點(diǎn)NDN3成為“H”電平。其結(jié)果是，主位線WMBL_0N?WMBL_3N的電壓成為VDD。
[0180]接下來，閃存定序器7將放電信號(hào)DCR0、DCR1設(shè)定為“L”電平。由此，副位線SBL_0P?SBL_7P、SBL_0N?SBL_7N與接地電壓Vs s的線不連接。
[0181]另外，閃存定序器7將ZM0S選擇信號(hào)Z0、Z1設(shè)定為“H”電平。由此，主位線WMBL_iP(i=0?3)與副位線SBL_iP以及SBL_i+4P連接，副位線SBL_iP以及SBL_i+4P的電壓成為Va(0〈Va〈VDD)。另外，主位線WMBL_iN( i =0?3)與副位線SBL_iN以及SBL_i+4N連接，副位線SBL_iN以及SBL_i+4N的電壓成為VDD。
[0182]接下來，閃存定序器7將存儲(chǔ)器柵極MG的電壓設(shè)定為用于施加消除脈沖的電壓(_10V)，將源極線SL的電壓設(shè)定為用于施加消除脈沖的電壓(6V)，使控制柵極CG的電壓維持于0V。
[0183]由此，對存儲(chǔ)器單元MC1、MC2施加消除脈沖，開始進(jìn)行BTBT消除。與正單元MCI連接的副位線381^0??381^7?的電壓是￥&(0〈￥&〈￥00)，并且與負(fù)單元此2連接的副位線381^(^?SBL_7N的電壓是VDD，因此正單元MCI的消除速度比負(fù)單元MC2的消除速度快。由于消除速度之差，消除后的雙單元MC1、MC2的閾值電壓Vth之差成為不取決于消除前的雙單元數(shù)據(jù)的差。
[0184]接下來，閃存定序器7使源極線SL的電壓回到非選擇狀態(tài)(0V)。由此，結(jié)束對存儲(chǔ)器單元MC1、MC2施加消除脈沖，BTBT消除結(jié)束。另外，閃存定序器7使存儲(chǔ)器柵極MG的電壓回到非選擇電壓(0V)。
[0185]接下來，閃存定序器7將放電信號(hào)DCR0、DCR1設(shè)定為“H”電平，將ZM0S選擇信號(hào)Z0、Z1設(shè)定為“L”電平。
[0186]由此，主位線WMBL_iP(i= 0?3)與副位線SBL_iP以及SBL_i+4P不連接。另外，主位線WMBL_iN(i = 0?3)與副位線SBL_iN以及SBL_i+4N不連接。另外，副位線SBL_0P?SBL_7P、SBL_0N?SBL_7N與接地電壓Vss的線連接，副位線SBL_0P?SBL_7P、副位線SBL_0N?SBL_7N的電壓回到接地電壓Vs s。