微處理器及其存儲裝置的制造方法
【技術領域】
[0001 ]本發(fā)明涉及存儲器技術領域，具體涉及一種微處理器及其存儲裝置。
【背景技術】
[0002]目前，在大多的微處理器中，通常同時設置有兩個獨立的存儲器。其中一個存儲器用于存儲程序指令，另一個存儲器用于存儲數(shù)據(jù)。然而，上述微處理器的芯片面積較大，為集成電路的設計帶來了不便。

【發(fā)明內(nèi)容】

[0003]本發(fā)明解決的技術問題是如何減小微處理器的芯片面積。
[0004]為解決上述技術問題，本發(fā)明實施例提供一種微處理器中的存儲裝置，所述裝置可以包括:第一存儲陣列，第二存儲陣列，第一字線選通電路，第二字線選通電路，及位線選通電路，其中:
[0005]所述第一存儲陣列，包括多個呈陣列排布的第一存儲單元，其中，位于同一行的各所述第一存儲單元的中間電極連接于同一字線，位于同一列的各所述第一存儲單元的位線電極連接于同一位線；
[0006]所述第二存儲陣列，包括多個呈陣列排布的第二存儲單元，其中，位于同一行的各所述第二存儲單元的中間電極連接于同一字線，位于同一列的各所述第二存儲單元的位線電極連接于同一位線；
[0007]所述第二存儲陣列的位線數(shù)量大于所述第一存儲陣列的位線數(shù)量，且所述第一存儲陣列與所述第二存儲陣列共用位線；
[0008]所述第一字線選通電路，與所述第一存儲陣列的各字線連接，適于根據(jù)目標操作地址信號，選中所述第一存儲陣列中的一行存儲單元，以對所選中行的存儲單元進行相應的操作；
[0009]所述第二字線選通電路，與所述第二存儲陣列的各字線連接，適于根據(jù)所述目標操作地址信號，選中所述第二存儲陣列中的一行存儲單元，以對所選中行的存儲單元進行相應的操作；
[0010]所述位線選通電路，分別與所述第一存儲陣列及第二存儲陣列的位線連接，適于根據(jù)所述目標操作地址信號，選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元，以對所選中的存儲單元進行相應的操作。
[0011]可選地，所述第一存儲陣列與第二存儲陣列共用的位線中，任意相鄰兩共用的位線之間所間隔的位線數(shù)量相同。
[0012]可選地，所述第一存儲陣列與第二存儲陣列共用的位線中，相鄰兩共用的位線之間所間隔的位線數(shù)量部分相同或完全不同。
[0013]可選地，所述位線選通電路包括與各所述位線一一對應的選通管，所述位線選通電路適于根據(jù)所述目標操作地址信號，控制對應的選通管的斷開或閉合，以選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元。
[0014]可選地，所述第一存儲單元為EEPROM單元，所述第二存儲單元為Flash單元。
[0015]可選地，所述裝置還包括:預充電電路，分別與所述第一存儲陣列及第二存儲陣列的位線連接，適于在對所述第一存儲陣列或第二存儲陣列預充電時，將所有位線上的電壓預充且維持在相應的預充電電壓。
[0016]本發(fā)明實施例還提供了一種微處理器，所述微處理器包括上述任一種微處理器中的存儲裝置。
[0017]與現(xiàn)有技術相比，本發(fā)明實施例的技術方案具有以下有益效果:
[0018]采用上述微處理中的存儲裝置，由于所述第一存儲陣列與所述第二存儲陣列共用位線，并且位線選通電路可以根據(jù)所述目標操作地址信號，選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元，以對所選中的存儲單元進行相應的操作，因此所述存儲裝置僅設置一個位線選通電路即可，而無須分別為第一存儲器及其二存儲器設置一位線選通電路，因此可以減小所述存儲裝置占用的電路面積，也就可以減小微處理器的芯片面積。
【附圖說明】
[0019]圖1是現(xiàn)有微處理器的結(jié)構示意圖；
[0020]圖2是本發(fā)明實施例中一種微處理器中存儲裝置的結(jié)構示意圖；
[0021]圖3是本發(fā)明實施例中另一種微處理器中存儲裝置的結(jié)構示意圖。
【具體實施方式】
[0022]在現(xiàn)有的微處理器中，通常同時設置有兩個獨立的存儲器，其中一個存儲器用于存儲程序指令，另一個存儲器用于存儲數(shù)據(jù)。
[0023]首先，為了清楚地描述本發(fā)明，在以下的描述中，多次使用“第一”、“第二”字樣，來標識存儲器或存儲器的結(jié)構。可以理解的是，上述字樣并不構成對存儲器結(jié)構本身或順序的限制，僅起到標識作用，用于區(qū)分不同的存儲器、存儲陣列以及字線選通電路等。
[0024]如圖1所示，具體地，以所述微處理器10中包括第一存儲器及第二存儲器為例。所述第一存儲器包括:第一存儲陣列111，第一字線選通電路112及第一位線選通電路113。其中，所述第一存儲陣列111中包括多個呈陣列排布的第一存儲單元;所述第一字線選通電路112可以控制所述第一存儲陣列111中的一行存儲單元是否選中；所述第一位線選通電路113可以控制所述第一存儲陣列111中的一列存儲單元是否選中。根據(jù)所述第一字線選通電路112及第一位線選通電路113的選中結(jié)果，對相應的存儲單元進行讀、寫及擦除操作。
[0025]所述第二存儲器包括:第二存儲陣列121，第二字線選通電路122，第二及位線選通電路123。其中，所述第二存儲陣列121中包括多個呈陣列排布的第二存儲單元;所述第二字線選通電路122可以控制所述第二存儲陣列121中的一行存儲單元是否選中；所述第二位線選通電路123可以控制所述第二存儲陣列121中的一列存儲單元是否選中。根據(jù)所述第二字線選通電路122及第二位線選通電路123的選中結(jié)果，對相應的存儲單元進行讀、寫及擦除操作。
[0026]由此可以看出，在微處理器中，所述第一存儲器及第二存儲器在結(jié)構完全獨立，導致所述微處理的芯片面積較大，為集成電路的設計帶來了不便。
[0027]針對上述問題，本發(fā)明實施例提供了一種微處理器中的存儲裝置，所述裝置包括:第一存儲陣列，第二存儲陣列，第一字線選通電路，第二字線選通電路，及位線選通電路。由于所述第一存儲陣列與所述第二存儲陣列共用位線，并且位線選通電路可以根據(jù)所述目標操作地址信號，選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元，以對所選中的存儲單元進行相應的操作，因此所述存儲裝置僅設置一個位線選通電路即可，而無須分別為第一存儲器及其二存儲器設置一位線選通電路，因此可以減小所述存儲裝置占用的電路面積，也就可以減小微處理器的芯片面積。
[0028]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例作詳細地說明。
[0029]參照圖2，本發(fā)明實施例提供了一種微處理器中的存儲裝置20，所述裝置20可以包括:第一存儲陣列201，第二存儲陣列202，第一字線選通電路203，第二字線選通電路204，及位線選通電路205。其中:
[0030]所述第一存儲陣列201，包括多個呈陣列排布的第一存儲單元，其中，位于同一行的各所述第一存儲單元的中間電極連接于同一字線，位于同一列的各所述第一存儲單元的位線電極連接于同一位線；
[0031]所述第二存儲陣列202，包括多個呈陣列排布的第二存儲單元，其中，位于同一行的各所述第二存儲單元的中間電極連接于同一字線，位于同一列的各所述第二存儲單元的位線電極連接于同一位線；
[0032]所述第一字線選通電路203，與所述第一存儲陣列201的各字線連接，適于根據(jù)目標操作地址信號，選中所述第一存儲陣列201中的一行存儲單元，以對所選中行的存儲單元進行相應的操作；
[0033]所述第二字線選通電路204，與所述第二存儲陣列202的各字線連接，適于根據(jù)所述目標操作地址信號，選中所述第二存儲陣列202中的一行存儲單元，以對所選中行的存儲單元進行相應的操作；
[0034]所述位線選通電路205，分別與所述第一存儲陣列201及第二存儲陣列202的位線連接，適于根據(jù)所述目標操作地址信號，選中所述第一存儲陣列201的全部存儲單元，或者選中所述第二存儲陣列202中的一列存儲單元，以對所選中的存儲單元進行相應的操作。
[0035]所述第二存儲陣列202的位線數(shù)量大于所述第一存儲陣列201的位線數(shù)量，且所述第一存儲陣列201與所述第二存儲陣列202共用位線。比如，所述第二存儲陣列202的位線數(shù)量為所述第一存儲陣列201的位線數(shù)量的整數(shù)倍。
[0036]在具體實施中，從所述第二存儲陣列202的位線中選擇與第一存儲陣列201共用的位線時，可以根據(jù)所述第一存儲陣列201及第二存儲陣列202位線的數(shù)量，設置相鄰兩共用的位線之間所間隔的位線數(shù)量。
[0037]例如，所述第一存儲陣列201的位線依次為BL1[0]?BLl[k-Ι]，所述第二存儲陣列202的位線依次為BL2[0]?BL2[n-l]，其中，nSk的整數(shù)倍。
[0038]在本發(fā)明的一實施例中，所述第一存儲陣列201與第二存儲陣列202共用的位線中，任意相鄰兩共用的位線之間所間隔的位線數(shù)量相同。比如，任意相鄰兩共用的位線之間所間隔的位線數(shù)量為O時，S卩:將第二存儲陣列202的位線中任意相鄰的k條位線作為與第一存儲陣列201的共用的位線。任意相鄰兩共用的位線之間所間隔的位線數(shù)量為η/k-l時，SP:每隔η/k-l條位線，選擇I條位線，作為與所述第一存儲陣列