201的共用的位線，也就是將BL2
[O]作為BLl[0]，BL2[n/k]作為BLl[l]，BL2[2*n/k]作為BL1[2]，……，BL2[n]作為BLl [k_
l]o
[0039]在本發(fā)明的另一實施例中，所述第一存儲陣列201與第二存儲陣列202共用的位線中，相鄰兩共用的位線之間所間隔的位線數量部分相同或完全不同。比如，BL1[0]與BL1[1]之間間隔3條位線，BLl [ I ]與BLl [2]之間間隔5條位線，BLl [2]與BLl [3]之間間隔O條位線等。相鄰兩共用的位線之間所間隔的位線數量可以根據所述第一存儲陣列201與第二存儲陣列202的位線數量確定。
[0040]在具體實施中，所述位線選通電路205包括與各所述位線一一對應的選通管。當接收到目標操作地址信號時，若所述目標操作地址對應所述第一存儲器201，則所述位線選通電路205控制與所述第一存儲陣列201共用的位線對應的選通管全部閉合，以選中所述第一存儲器201全部的存儲單元。若所述目標操作地址信號對應所述第二存儲器202，則所述位線選通電路205根據所述目標操作地址信號中攜帶的目標操作地址，控制所述第二存儲陣列202中對應位線的選通管閉合，以選中所述第二存儲陣列202中的一列存儲單元。
[0041 ]對所述第一存儲陣列201執(zhí)行讀、寫或擦除操作時，根據所述目標操作地址信號，所述第一字線選通電路203選中所述目標操作地址對應的一行存儲單元，所述位線選通電路205選中所述第一存儲陣列201的全部存儲單元，所述第一字線選通電路203與位線選通電路205共同選中的存儲單元即為待讀取的存儲單元。由此可以看出，對所述第一存儲陣列進行的任何操作，均以一行存儲單元為單位進行執(zhí)行。
[0042]對所述第二存儲陣列202執(zhí)行讀、寫或擦除操作時，根據所述目標操作地址信號，所述第二字線選通電路204選中所述目標操作地址對應的一行存儲單元，所述位線選通電路205選中所述目標操作地址對應的一列存儲單元，所述第一字線選通電路203與位線選通電路205共同選中的存儲單元即為待讀取的存儲單元。由此可以看出，對所述第一存儲陣列進行的任何操作，均以一存儲單元為單位進行執(zhí)行。
[0043]參照圖1及圖2，現有的微處理器中，所述第一存儲器111通常為電可擦可編程只讀存儲器(Electrically Erasable Programmable Read-Only Memory，EEPR0M)，所述第二存儲器121通常為閃存(Flash Memory，簡稱Flash) AEPROM及Flash均為可以通過電子方式多次復寫的半導體存儲設備，被廣泛用于需要經常擦除的B1S芯片以及閃存芯片。因此，在本發(fā)明的實施例中，所述第一存儲陣列201可以為EEPROM陣列，對應的第一存儲單元可以為EEPROM單元。所述第二存儲陣列202可以為Flash陣列，對應的第二存儲單元可以為Flash單
J L ο
[0044]需要說明的是，在本發(fā)明的實施例中，所述第一存儲器及第二存儲器還可以為其他任意具有存儲功能的設備。并且，所述第一存儲器及第二存儲器的具體表現形式不受限制，既可以具有實物形式，也可以不具有實物形式。例如，所述第一存儲器及第二存儲器可以為應用于數字系統(tǒng)中的內存條、TF卡等存儲二進制數據的存儲設備，也可以為應用于集成電路中的隨機讀寫存儲器(RAM)等存儲設備。
[0045]在具體實施中，參照圖3，所述存儲裝置20還可以包括:預充電電路206。所述預充電電路206分別與所述第一存儲陣列201及第二存儲陣列202的位線連接，適于在對所述第一存儲陣列202或第二存儲陣列202預充電時，將所有位線上的電壓預充且維持在相應的預充電電壓。
[0046]通過設置所述預充電電路206，在對第一存儲陣列201或第二存儲陣列202中的存儲單元執(zhí)行相應的操作之前，將所有位線上的電壓預充且維持在相應的預充電電壓，可以避免未被操作的其他危險不會因漏電流的存在而導致電壓下降，也就可以使得除待操作的存儲單元外的其存儲單元的源極和漏極之間沒有電流流經，由此可以有效防止對其他未被操作的存儲單元誤操作。
[0047]需要說明的是，在具體實施中，所述預充電電路206的具體電路結構不受限制，只要所述電路可以在對第一存儲陣列201或第二存儲陣列202中的存儲單元執(zhí)行相應的操作之前，將所有位線上的電壓預充且維持在相應的預充電電壓即可。
[0048]參照圖1及圖3，在現有的微處理器中設置預充電電路時，通常為所述第一存儲器111及第二存儲器121分別設置一預充電電路，進一步增大了微處理的芯片面積。在本發(fā)明的實施例中，由于所述第一存儲陣列201與第二存儲陣列202共用位線，因此，所述存儲裝置僅設置一預充電電路206即可。無論是對所述第一存儲陣列201操作，還是對所述第二存儲陣列202操作，所述預充電電路206均將所有位線上的電壓預充且維持在相應的預充電電壓，由此可以進一步減小所述微處理的芯片面積。
[0049]本發(fā)明實施例還提供了一種微處理器，所述微處理器可以包括上述的微處理器中的存儲裝置。由上可知，采用了上述存儲裝置，通過將第一存儲陣列與第二存儲陣列共用位線，位線選通電路根據所述目標操作地址信號，選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元，以對所選中的存儲單元進行相應的操作，因此所述存儲裝置僅設置一個位線選通電路即可，而無須分別為第一存儲器及其二存儲器設置一位線選通電路，因此可以減小所述存儲裝置占用的電路面積，也就可以減小微處理器的芯片面積。
[0050]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
【主權項】
1.一種微處理器中的存儲裝置，其特征在于，包括:第一存儲陣列，第二存儲陣列，第一字線選通電路，第二字線選通電路，及位線選通電路，其中: 所述第一存儲陣列，包括多個呈陣列排布的第一存儲單元，其中，位于同一行的各所述第一存儲單元的中間電極連接于同一字線，位于同一列的各所述第一存儲單元的位線電極連接于同一位線； 所述第二存儲陣列，包括多個呈陣列排布的第二存儲單元，其中，位于同一行的各所述第二存儲單元的中間電極連接于同一字線，位于同一列的各所述第二存儲單元的位線電極連接于同一位線； 所述第二存儲陣列的位線數量大于所述第一存儲陣列的位線數量，且所述第一存儲陣列與所述第二存儲陣列共用位線； 所述第一字線選通電路，與所述第一存儲陣列的各字線連接，適于根據目標操作地址信號，選中所述第一存儲陣列中的一行存儲單元，以對所選中行的存儲單元進行相應的操作； 所述第二字線選通電路，與所述第二存儲陣列的各字線連接，適于根據所述目標操作地址信號，選中所述第二存儲陣列中的一行存儲單元，以對所選中行的存儲單元進行相應的操作； 所述位線選通電路，分別與所述第一存儲陣列及第二存儲陣列的位線連接，適于根據所述目標操作地址信號，選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元，以對所選中的存儲單元進行相應的操作。2.如權利要求1所述微處理器中的存儲裝置，其特征在于，所述第一存儲陣列與第二存儲陣列共用的位線中，任意相鄰兩共用的位線之間所間隔的位線數量相同。3.如權利要求1所述微處理器中的存儲裝置，其特征在于，所述第一存儲陣列與第二存儲陣列共用的位線中，相鄰兩共用的位線之間所間隔的位線數量部分相同或完全不同。4.如權利要求1所述的微處理器中的存儲裝置，其特征在于，所述位線選通電路包括與各所述位線一一對應的選通管，所述位線選通電路適于根據所述目標操作地址信號，控制對應的選通管的斷開或閉合，以選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元。5.如權利要求1所述的微處理器中的存儲裝置，其特征在于，所述第一存儲單元為EEPROM單元，所述第二存儲單元為Flash單元。6.如權利要求1-5任一項所述的微處理器中的存儲裝置，其特征在于，還包括:預充電電路，分別與所述第一存儲陣列及第二存儲陣列的位線連接，適于在對所述第一存儲陣列或第二存儲陣列預充電時，將所有位線上的電壓預充且維持在相應的預充電電壓。7.一種微處理器，其特征在于，包括:權利要求1-6任一項所述的微處理器中的存儲裝置。
【專利摘要】一種微處理器及其存儲裝置。所述存儲裝置包括：第一存儲陣列，第二存儲陣列，第一字線選通電路，第二字線選通電路，及位線選通電路，其中，所述第二存儲陣列的位線數量為所述第一存儲陣列的位線數量的整數倍，且所述第一存儲陣列與所述第二存儲陣列共用位線；所述位線選通電路，分別與所述第一存儲陣列及第二存儲陣列的位線連接，適于根據所述目標操作地址信號，選中所述第一存儲陣列的全部存儲單元，或者選中所述第二存儲陣列中的一列存儲單元，以對所選中的存儲單元進行相應的操作。應用所述存儲裝置可以減小微處理器的芯片面積。
【IPC分類】G11C16/24
【公開號】CN105702291
【申請?zhí)枴緾N201610129745
【發(fā)明人】張勇, 肖軍
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2016年6月22日
【申請日】2016年3月8日