本發(fā)明涉及一種半導(dǎo)體集成電路，特別涉及一種有效應(yīng)用于對(duì)開關(guān)元件進(jìn)行驅(qū)動(dòng)的高耐壓IC等半導(dǎo)體集成電路的技術(shù)。

背景技術(shù)：

主要在低容量的逆變器中，通過高耐壓IC(HVIC)對(duì)電力變換用橋電路的開關(guān)元件進(jìn)行驅(qū)動(dòng)。該高耐壓IC一般來說具備高端(high side)驅(qū)動(dòng)電路、低端(low side)驅(qū)動(dòng)電路、電平移位器(level shifter)、控制電路等。而且，該高耐壓IC根據(jù)從輸入端子輸入的信號(hào)，從輸出端子輸出使開關(guān)元件的柵極導(dǎo)通、截止來進(jìn)行驅(qū)動(dòng)的驅(qū)動(dòng)信號(hào)。在電力變換用橋電路中，接收到來自高耐壓IC的信號(hào)的高端電路的開關(guān)元件進(jìn)行動(dòng)作，由此進(jìn)行電力變換。

對(duì)高端電路進(jìn)行驅(qū)動(dòng)的高端驅(qū)動(dòng)電路由作為絕緣柵型場(chǎng)效應(yīng)晶體管的p溝道MOSFET和n溝道MOSFET以互補(bǔ)的方式連接而成的CMOS(互補(bǔ)型MOS)電路構(gòu)成。p溝道MOSFET構(gòu)成在設(shè)置于p型半導(dǎo)體基板的上部的n型阱區(qū)。n溝道MOSFET構(gòu)成在設(shè)置于n型阱區(qū)的上部的p型阱區(qū)。高端驅(qū)動(dòng)電路以VS電位為基準(zhǔn)電位、以VB電位為電源電位來進(jìn)行動(dòng)作，基于從電平移位電路接收到的信號(hào)來從輸出端子輸出驅(qū)動(dòng)信號(hào)。VB電位是施加于高耐壓IC的最高電位，在未受噪聲影響的通常狀態(tài)下，通過自舉電容器等而被保持為比VS電位高15V左右。VS電位是作為電力變換用橋電路的高壓側(cè)開關(guān)元件與低壓側(cè)開關(guān)元件之間的連接點(diǎn)的輸出節(jié)點(diǎn)部的電位，在電力變換的過程中在0V至數(shù)百V之間變化，還有時(shí)變?yōu)樨?fù)的電位。

在這種高耐壓IC中，有時(shí)會(huì)被輸入由于開關(guān)元件的動(dòng)作而產(chǎn)生的各種噪聲，因此在高耐壓IC的設(shè)計(jì)中，實(shí)現(xiàn)耐受住該噪聲以不引起誤動(dòng)作、不能動(dòng)作的噪聲耐量、從而確保高可靠性是很重要的。為了提高噪聲耐量，需要抑制寄生元件的動(dòng)作，特別是，抑制高端電路形成區(qū)正下方(高壓側(cè)開關(guān)元件驅(qū)動(dòng)電路周邊)的沿基板縱向形成的寄生元件的動(dòng)作是很重要的。這是由于，基板縱向的寄生元件面積大而容易流過大電流。

此外，專利文獻(xiàn)1中公開了以下技術(shù)：通過在p型半導(dǎo)體基板與n型半導(dǎo)體層之間設(shè)置n型高濃度埋入?yún)^(qū)，來抑制寄生pnp晶體管的動(dòng)作。另外，專利文獻(xiàn)2中公開了以下半導(dǎo)體裝置：能夠使用SOI基板來抑制由dv/dt浪涌引起的使寄生電容充放電的位移電流的產(chǎn)生。

專利文獻(xiàn)1：日本特開2004-47937號(hào)公報(bào)

專利文獻(xiàn)2：日本特開2011-103429號(hào)公報(bào)

技術(shù)實(shí)現(xiàn)要素：

發(fā)明要解決的問題

本發(fā)明的目的在于提供一種能夠?qū)崿F(xiàn)半導(dǎo)體集成電路的可靠性提高的技術(shù)。

用于解決問題的方案

為了達(dá)到上述目的，本發(fā)明的一個(gè)方式所涉及的半導(dǎo)體集成電路具備：第一導(dǎo)電型的半導(dǎo)體層，其隔著絕緣層設(shè)置于支承基板上；第二導(dǎo)電型的第一阱區(qū)，其設(shè)置于半導(dǎo)體層的上部，且與絕緣層相離；第一導(dǎo)電型的第二阱區(qū)，其設(shè)置于第一阱區(qū)的上部；以及第一導(dǎo)電型的分離區(qū)，其以包圍第一阱區(qū)的方式設(shè)置于半導(dǎo)體層的上部，且與第一阱區(qū)及絕緣層相離。

通過本說明書的描述和附圖，本發(fā)明的上述以及其它目的和新的特征會(huì)變得明確。

發(fā)明的效果

根據(jù)本發(fā)明，能夠?qū)崿F(xiàn)半導(dǎo)體集成電路的可靠性提高。

附圖說明

圖1是表示本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路的概要結(jié)構(gòu)的電路圖。

圖2是表示在本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路中高端驅(qū)動(dòng)電路形成區(qū)中的各半導(dǎo)體區(qū)的平面布局的主要部分俯視圖。

圖3是表示沿著圖2的II-II線的截面構(gòu)造的主要部分截面圖。

圖4是表示在本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路中耗盡層的擴(kuò)展的主要部分截面圖。

圖5是表示本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路的耗盡層仿真結(jié)果的一例的圖。

圖6是表示將本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路安裝在布線基板上的狀態(tài)的主要部分截面圖。

圖7是對(duì)圖6的一部分進(jìn)行了放大的主要部分截面圖。

圖8是表示本發(fā)明的第二實(shí)施方式所涉及的半導(dǎo)體集成電路的概要結(jié)構(gòu)的電路圖。

圖9是表示使用了本發(fā)明的第二實(shí)施方式所涉及的半導(dǎo)體集成電路的降壓轉(zhuǎn)換器的概要結(jié)構(gòu)的電路圖。

圖10是以往的半導(dǎo)體集成電路的主要部分截面圖。

具體實(shí)施方式

下面，參照附圖來詳細(xì)說明本發(fā)明的第一實(shí)施方式和第二實(shí)施方式所涉及的半導(dǎo)體集成電路。

在本說明書中，關(guān)于“第一主電極區(qū)”，在場(chǎng)效應(yīng)晶體管(FET)、靜電感應(yīng)晶體管(SIT)中，“第一主電極區(qū)”表示作為源極區(qū)和漏極區(qū)中的任一方的半導(dǎo)體區(qū)。在絕緣柵型雙極晶體管(IGBT)中，“第一主電極區(qū)”表示作為發(fā)射極區(qū)和集電極區(qū)中的任一方的半導(dǎo)體區(qū)，在靜電感應(yīng)晶閘管(SI晶閘管)、門極可關(guān)斷晶閘管(GTO)中，“第一主電極區(qū)”表示作為陽極區(qū)和陰極區(qū)中的任一方的半導(dǎo)體區(qū)。關(guān)于“第二主電極區(qū)”，在FET、SIT中，“第二主電極區(qū)”表示未成為上述第一主電極區(qū)的、作為源極區(qū)和漏極區(qū)中的任一方的半導(dǎo)體區(qū)，在IGBT中，“第二主電極區(qū)”表示未成為上述第一主電極區(qū)的、作為發(fā)射極區(qū)和集電極區(qū)中的任一方的區(qū)，在SI晶閘管、GTO中，“第二主電極區(qū)”表示未成為上述第一主電極區(qū)的、作為陽極區(qū)和陰極區(qū)中的任一方的區(qū)。即，如果第一主電極區(qū)是源極區(qū)，則第二主電極區(qū)表示漏極區(qū)，如果第一主電極區(qū)是發(fā)射極區(qū)，則第二主電極區(qū)表示集電極區(qū)，如果第一主電極區(qū)是陽極區(qū)，則第二主電極區(qū)表示陰極區(qū)。在下面的第一實(shí)施方式和第二實(shí)施方式中，著眼于使用絕緣柵型場(chǎng)效應(yīng)晶體管的功率IC來進(jìn)行說明，因此將源極區(qū)稱為“第一主電極區(qū)”，將漏極區(qū)稱為“第二主電極區(qū)”。

在下面的第一實(shí)施方式和第二實(shí)施方式的說明中，例示性地說明第一導(dǎo)電型為p型、第二導(dǎo)電型為n型的情況，但是也可以將導(dǎo)電型選擇為相反的關(guān)系，將第一導(dǎo)電型設(shè)為n型，將第二導(dǎo)電型設(shè)為p型。另外，在本說明書和附圖中，標(biāo)記有n或p的層、區(qū)分別表示在該層、區(qū)中電子或空穴為多數(shù)載流子。另外，以上角標(biāo)的方式附記于p或n的+和-分別表示是與未附記+和-的半導(dǎo)體區(qū)相比雜質(zhì)濃度相對(duì)高或相對(duì)低的半導(dǎo)體區(qū)。并且，在下面的說明中，“上表面”、“下表面”等的“上”、“下”的定義是所圖示的截面圖上的單純的表達(dá)上的問題，例如，如果將半導(dǎo)體集成電路的方位改變90°后進(jìn)行觀察，則“上”、“下”的叫法變成“左”、“右”，如果將半導(dǎo)體集成電路的方位改變180°后進(jìn)行觀察，則“上”、“下”的叫法的關(guān)系會(huì)反過來，這是理所當(dāng)然的。

此外，在下面的第一實(shí)施方式和第二實(shí)施方式的說明和附圖中，對(duì)相同的結(jié)構(gòu)標(biāo)注同一標(biāo)記，并省略重復(fù)的說明。另外，為了易于觀察或易于理解，第一實(shí)施方式和第二實(shí)施方式中說明的附圖沒有按照準(zhǔn)確的刻度、尺寸比來描繪。只要不超過本發(fā)明的宗旨，本發(fā)明就不限定于下面說明的第一實(shí)施方式和第二實(shí)施方式的記載。

(第一實(shí)施方式)

如圖1所示，本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路40是具備控制電路31、電平移位電路32、高端驅(qū)動(dòng)電路33以及低端驅(qū)動(dòng)電路(未圖示)等的功率IC。另外，第一實(shí)施方式所涉及的半導(dǎo)體集成電路40是例如將作為電力變換用橋電路的一個(gè)相的電力變換部50作為驅(qū)動(dòng)對(duì)象進(jìn)行驅(qū)動(dòng)的高耐壓的功率IC。該第一實(shí)施方式所涉及的半導(dǎo)體集成電路40根據(jù)從輸入端子41輸入的信號(hào)，從輸出端子42輸出使構(gòu)成電力變換部50的開關(guān)元件的柵極導(dǎo)通、截止來進(jìn)行驅(qū)動(dòng)的驅(qū)動(dòng)信號(hào)。

如圖1所示，在電力變換部50中，將高壓側(cè)開關(guān)元件S1與低壓側(cè)開關(guān)元件S2串聯(lián)連接來構(gòu)成了高端電路。高壓側(cè)開關(guān)元件S1和低壓側(cè)開關(guān)元件S2例如由IGBT等有源元件構(gòu)成。對(duì)高壓側(cè)開關(guān)元件S1及低壓側(cè)開關(guān)元件S2分別反向并聯(lián)連接有續(xù)流二極管FWD1、FWD2。

高壓側(cè)開關(guān)元件S1和低壓側(cè)開關(guān)元件S2串聯(lián)連接于作為正極側(cè)的高壓的主電源HV與作為該主電源HV的負(fù)極側(cè)的地(GND)電位之間。被施加作為第二電位的VS電位的VS端子43連接于高壓側(cè)開關(guān)元件S1與低壓側(cè)開關(guān)元件S2之間的連接點(diǎn)51。該連接點(diǎn)51是作為電力變換用橋電路的一個(gè)相的電力變換部50的輸出點(diǎn)。在連接點(diǎn)51與GND電位之間連接有低壓側(cè)開關(guān)元件S2。在連接點(diǎn)51處，作為負(fù)載57而例如連接電動(dòng)機(jī)等。

在半導(dǎo)體集成電路40的動(dòng)作中，通過構(gòu)成高端電路的高壓側(cè)開關(guān)元件S1和低壓側(cè)開關(guān)元件S2互補(bǔ)地被導(dǎo)通、截止，施加于VS端子43的VS電位在主電源HV的高電位側(cè)電位(例如400V左右)與低電位側(cè)電位(GND電位)之間反復(fù)上升和下降，在0V至數(shù)百V之間變動(dòng)。

高端驅(qū)動(dòng)電路33具備柵極驅(qū)動(dòng)電路34。柵極驅(qū)動(dòng)電路34由例如n溝道MOSFET(以下稱為nMOS)36與例如p溝道MOSFET(以下稱為pMOS)35以互補(bǔ)的方式串聯(lián)連接而成的CMOS電路構(gòu)成，所述nMOS 36作為第二導(dǎo)電型溝道的第一場(chǎng)效應(yīng)晶體管，是有源元件，所述pMOS 35作為第一導(dǎo)電型溝道的第二場(chǎng)效應(yīng)晶體管，是有源元件。具體地說，pMOS 35的源極連接于VB端子44，pMOS 35的漏極連接于nMOS 36的漏極。nMOS 36的源極連接于VS端子43。

柵極驅(qū)動(dòng)電路34以施加于VS端子43的VS電位為基準(zhǔn)電位、以施加于VB端子44的作為第一電位的VB電位為電源電位來進(jìn)行動(dòng)作，基于從電平移位電路32接收到的信號(hào)來從輸出端子42輸出驅(qū)動(dòng)信號(hào)以對(duì)高壓側(cè)開關(guān)元件S1進(jìn)行驅(qū)動(dòng)。

控制電路31以施加于GND(地)端子46的GND電位為基準(zhǔn)電位、以施加于VCC端子45的VCC電位為電源電位來進(jìn)行動(dòng)作，生成用于使高壓側(cè)開關(guān)元件S1導(dǎo)通、截止的低端電平的導(dǎo)通截止信號(hào)以及用于使低壓側(cè)開關(guān)元件導(dǎo)通、截止的低端電平的導(dǎo)通截止信號(hào)。GND電位是共同電位。

電平移位電路32將由控制電路31生成的低端電平的導(dǎo)通截止信號(hào)變換為高端電平的導(dǎo)通截止信號(hào)。

在第一實(shí)施方式所涉及的半導(dǎo)體集成電路40中，在對(duì)高壓側(cè)開關(guān)元件S1進(jìn)行驅(qū)動(dòng)的情況下，通過控制電路31生成用于使高壓側(cè)開關(guān)元件S1導(dǎo)通、截止的低端電平的導(dǎo)通截止信號(hào)。該低端電平的導(dǎo)通截止信號(hào)在通過電平移位電路32被變換為高端電平的導(dǎo)通截止信號(hào)之后，輸入到高端驅(qū)動(dòng)電路33。

從控制電路31輸入到高端驅(qū)動(dòng)電路33的導(dǎo)通截止信號(hào)經(jīng)由柵極驅(qū)動(dòng)電路34被輸入到高壓側(cè)開關(guān)元件S1的柵極。高壓側(cè)開關(guān)元件S1基于來自控制電路31的導(dǎo)通截止信號(hào)而被導(dǎo)通、截止。

在VCC端子45與VB端子44之間連接有作為外置元件的自舉二極管55。另外，在VB端子44與VS端子43之間連接有作為外置元件的自舉電容器56。這些自舉二極管55和自舉電容器56生成高壓側(cè)開關(guān)元件S1的驅(qū)動(dòng)電源。

VB電位是施加于半導(dǎo)體集成電路40的最高電位，在未受噪聲影響的通常狀態(tài)下，通過自舉電容器56而被保持為比VS電位高15V左右。VS電位是電力變換用橋電路的高壓側(cè)開關(guān)元件S1與低壓側(cè)開關(guān)元件S2之間的連接點(diǎn)(輸出節(jié)點(diǎn)部)51的電位，在電力變換的過程中在0V至數(shù)百V之間變化，還有時(shí)變?yōu)樨?fù)的電位。

接著，說明第一實(shí)施方式所涉及的半導(dǎo)體集成電路40的具體構(gòu)造。

如圖2和圖3所示，在第一實(shí)施方式所涉及的半導(dǎo)體集成電路40中，通過在半導(dǎo)體基體1上利用自隔離型IC工藝制作的元件隔離構(gòu)造來構(gòu)成功率IC。半導(dǎo)體基體1為以下結(jié)構(gòu)：在支承基板1a上隔著絕緣層1b而設(shè)置有第一導(dǎo)電型(p^-型)的半導(dǎo)體層1c。作為支承基板1a，例如使用第一導(dǎo)電型(p^-型)的單晶硅基板。絕緣層1b例如由氧化硅膜形成。半導(dǎo)體層1c例如由電阻率為100Ωcm左右以上的單晶硅基板構(gòu)成。即，半導(dǎo)體基體1為SOI(Silicon on Insulator：絕緣體上硅)構(gòu)造。

如圖3所示，在半導(dǎo)體層1c的作為主表面?zhèn)鹊纳媳砻鎮(zhèn)鹊纳喜?表層部)選擇性地設(shè)置有第二導(dǎo)電型(n型)的第一阱區(qū)2，在該第一阱區(qū)2的上部選擇性地設(shè)置有第一導(dǎo)電型(p^-型)的第二阱區(qū)3。另外，在半導(dǎo)體層1c的上部選擇性地設(shè)置有第二導(dǎo)電型(n^-型)的耐壓區(qū)(阱區(qū))4和第一導(dǎo)電型(p^-型)的分離區(qū)(阱區(qū))5。第一阱區(qū)2和第二阱區(qū)3分別設(shè)置于半導(dǎo)體基體1的高端驅(qū)動(dòng)電路形成區(qū)1A。第一阱區(qū)2例如以1×10¹⁴～1×10¹⁷/cm³左右的雜質(zhì)濃度形成。第二阱區(qū)3例如以1×10¹⁴～1×10¹⁸/cm³左右的雜質(zhì)濃度形成。

如圖2和圖3所示，第一阱區(qū)2與耐壓區(qū)4相接，且周圍被耐壓區(qū)4包圍。耐壓區(qū)4與分離區(qū)5相接，且周圍被分離區(qū)5包圍。即，耐壓區(qū)4設(shè)置在第一阱區(qū)2與分離區(qū)5之間，與第一阱區(qū)2及分離區(qū)5分別相接。耐壓區(qū)4以比第一阱區(qū)2的雜質(zhì)濃度低的雜質(zhì)濃度形成。分離區(qū)5以比半導(dǎo)體層1c的雜質(zhì)濃度高的雜質(zhì)濃度形成。

如圖3所示，pMOS 35是構(gòu)成于第一阱區(qū)2的上部的有源元件。nMOS 36是構(gòu)成于第二阱區(qū)3的上部的有源元件。第一阱區(qū)2是將pMOS 35從半導(dǎo)體層1c電分離的分離區(qū)，第二阱區(qū)3是將nMOS 36從第一阱區(qū)2電分離的分離區(qū)。

pMOS 35具有：溝道形成區(qū)，其由第一阱區(qū)2形成；柵極絕緣膜16，其選擇性地設(shè)置于半導(dǎo)體層1c的上表面的、第一阱區(qū)2的表面；以及柵極電極18，其隔著柵極絕緣膜16設(shè)置于溝道形成區(qū)上。另外，pMOS 35具有：第一導(dǎo)電型(p⁺型)的第一主電極區(qū)(源極區(qū))12，其選擇性地設(shè)置于第一阱區(qū)2的上部；以及第一導(dǎo)電型(p⁺型)的第二主電極區(qū)(漏極區(qū))13，其選擇性地設(shè)置于第一阱區(qū)2的上部，且與第一主電極區(qū)12以夾著溝道形成區(qū)的方式相離。

nMOS 36具有：溝道形成區(qū)，其由第二阱區(qū)3形成；柵極絕緣膜15，其選擇性地設(shè)置于半導(dǎo)體層1c的上表面的、第二阱區(qū)3的表面；以及柵極電極17，其隔著柵極絕緣膜15設(shè)置于溝道形成區(qū)上。另外，nMOS 36具有：第二導(dǎo)電型(n⁺型)的第一主電極區(qū)(源極區(qū))6，其選擇性地設(shè)置于第二阱區(qū)3的上部；以及第二導(dǎo)電型(n⁺型)的第二主電極區(qū)(漏極區(qū))7，其選擇性地設(shè)置于第二阱區(qū)3的上部，且與第一主電極區(qū)6以夾著溝道形成區(qū)的方式相離。

柵極絕緣膜15及16分別例如由二氧化硅膜形成。柵極電極17及18分別例如由導(dǎo)入有用于降低電阻值的雜質(zhì)的多晶硅膜形成。pMOS 35的第一主電極區(qū)12及第二主電極區(qū)13分別以比第一阱區(qū)2的雜質(zhì)濃度高的雜質(zhì)濃度形成。nMOS 36的第一主電極區(qū)6及第二主電極區(qū)7分別以比第二阱區(qū)3的雜質(zhì)濃度高的雜質(zhì)濃度形成。

此外，作為二氧化硅膜，存在利用熱氧化法形成的熱氧化膜、利用化學(xué)氣相沉積(CVD)法形成的沉積氧化膜，而在MOSFET中，優(yōu)選的是將致密性優(yōu)良的熱氧化膜用作柵極絕緣膜15、16。在第一實(shí)施方式中，說明了使用由二氧化硅膜形成柵極絕緣膜15、16的MOSFET的情況，但是作為晶體管，也可以是由氮化硅膜、或氮化硅膜與氧化硅膜等的層疊膜形成柵極絕緣膜的MISFET。

如圖3所示，在第一阱區(qū)2的上部選擇性地設(shè)置有雜質(zhì)濃度比該第一阱區(qū)2的雜質(zhì)濃度高的第二導(dǎo)電型(n⁺型)的第一接觸區(qū)8。在第一阱區(qū)2及耐壓區(qū)4的上部跨該第一阱區(qū)2和耐壓區(qū)4地選擇性地設(shè)置有第二導(dǎo)電型(n⁺型)的第三接觸區(qū)9。該第三接觸區(qū)9以比第一阱區(qū)2和耐壓區(qū)4的雜質(zhì)濃度高的雜質(zhì)濃度形成。在第二阱區(qū)3的上部選擇性地設(shè)置有雜質(zhì)濃度比該第二阱區(qū)3的雜質(zhì)濃度高的第一導(dǎo)電型(p⁺型)的第二接觸區(qū)14。

如圖3所示，在半導(dǎo)體層1c的上表面上以覆蓋柵極電極17及18的方式設(shè)置有層間絕緣膜20。在該層間絕緣膜20上，分別設(shè)置有接地電極5a、源極電極6a、漏極電極7a、第一接觸電極8a、第三接觸電極9a、源極電極12a、漏極電極13a、第二接觸電極14a。這些電極5a、6a、7a、8a、9a、12a、13a及14a例如由鋁膜形成。

如圖3所示，接地電極5a經(jīng)由埋入層間絕緣膜20中的導(dǎo)電性插塞(plug)5b而與分離區(qū)5電連接。源極電極6a經(jīng)由埋入層間絕緣膜20中的導(dǎo)電性插塞6b而與第一主電極區(qū)(源極區(qū))6電連接。漏極電極7a經(jīng)由埋入層間絕緣膜20中的導(dǎo)電性插塞7b而與第二主電極區(qū)(漏極區(qū))7電連接。

如圖3所示，第一接觸電極8a經(jīng)由埋入層間絕緣膜20中的導(dǎo)電性插塞8b而與第一接觸區(qū)8電連接。第三接觸電極9a經(jīng)由埋入層間絕緣膜20中的導(dǎo)電性插塞9b而與第三接觸區(qū)9電連接。

如圖3所示，源極電極12a經(jīng)由埋入層間絕緣膜20中的導(dǎo)電性插塞12b而與第一主電極區(qū)(源極區(qū))12電連接。漏極電極13a經(jīng)由埋入層間絕緣膜20中的導(dǎo)電性插塞13b而與第二主電極區(qū)(漏極區(qū))13電連接。第二接觸電極14a經(jīng)由埋入層間絕緣膜20中的導(dǎo)電性插塞14b而與第二接觸區(qū)14電連接。

根據(jù)圖1和圖3可知，接地電極5a與圖1所示的GND端子46電連接，經(jīng)由該GND端子46而被施加GND電位。源極電極6a及第二接觸電極14a與圖1所示的VS端子43電連接，經(jīng)由該VS端子43而被施加VS電位。第一接觸電極8a、第三接觸電極9a、源極電極12a與圖1所示的VB端子44電連接，經(jīng)由該VB端子44而被施加VB電位。

即，對(duì)分離區(qū)5施加作為基準(zhǔn)電位的GND電位。另外，經(jīng)由跨第一阱區(qū)2和耐壓區(qū)4地設(shè)置的第三接觸區(qū)9以及設(shè)置于第一阱區(qū)2的內(nèi)部的第一接觸區(qū)8對(duì)第一阱區(qū)2和耐壓區(qū)4施加與GND電位不同的作為第一電位的VB電位。另外，經(jīng)由第二接觸區(qū)14對(duì)第二阱區(qū)3施加與GND電位及VB電位不同的作為第二電位的VS電位。另外，對(duì)pMOS 35的第一主電極區(qū)12施加VB電位，對(duì)nMOS36的第一主電極區(qū)6施加VS電位。

如圖2所示，第一接觸區(qū)8被配置為：第一接觸區(qū)8的俯視形狀形成為L字形，第一接觸區(qū)8的沿pMOS 35的柵極寬度方向(柵極電極18的長邊方向)延伸的第一部分與pMOS 35的第一主電極區(qū)(源極區(qū))12接觸，第一接觸區(qū)8的從該第一部分沿pMOS 35的柵極長度方向(柵極電極18的寬度方向)延伸的第二部分與pMOS 35的第一主電極區(qū)12及第二主電極區(qū)13相離。

如圖2所示，第二接觸區(qū)14的俯視形狀形成為コ字形，第二接觸區(qū)14以包圍nMOS 36的方式配置。第二接觸區(qū)14被配置為：第二接觸區(qū)14的沿nMOS 36的柵極寬度方向(柵極電極17的長邊方向)延伸的第一部分與nMOS 36的第一主電極區(qū)(源極區(qū))6接觸，第二接觸區(qū)14的從該第一部分沿nMOS 36的柵極長度方向(柵極電極17的寬度方向)延伸的第二部分以及從該第二部分沿nMOS 36的柵極寬度方向延伸的第三部分與nMOS 36的第一主電極區(qū)6及第二主電極區(qū)7相離。

第三接觸區(qū)9由以包圍pMOS 35和nMOS 36的周圍的方式呈環(huán)狀延伸的環(huán)狀平面圖案構(gòu)成。

如圖3所示，第一阱區(qū)2、耐壓區(qū)4以及分離區(qū)5分別設(shè)置于半導(dǎo)體層1c的上部且與半導(dǎo)體層1c的下表面?zhèn)鹊慕^緣層1b相離。換言之，半導(dǎo)體層1c構(gòu)成為使第一阱區(qū)2、耐壓區(qū)4、分離區(qū)5分別與絕緣層1b相離的厚度。

絕緣層1b設(shè)置成覆蓋半導(dǎo)體層1c的下表面的整面，與第一阱區(qū)2的整個(gè)底面相向。即，在第一阱區(qū)2的正下方，與第一阱區(qū)2及支承基板1a的下表面相離地設(shè)置有絕緣層1b。

第一實(shí)施方式所涉及的半導(dǎo)體集成電路40構(gòu)成圖6所示的半導(dǎo)體芯片30。作為半導(dǎo)體集成電路40的半導(dǎo)體芯片30如圖6所示那樣安裝于布線基板70。在布線基板70中，在例如由陶瓷等絕緣性材料形成的芯材71的上表面配置有由導(dǎo)電性的金屬材料形成的芯片焊盤72和線連接部73。芯片焊盤72與線連接部73彼此形成為一體并被電連接。另外，在芯材71的上表面設(shè)置有由絕緣性的材料形成的保護(hù)膜74，芯片焊盤72和線連接部73分別從設(shè)置于該保護(hù)膜74的開口部暴露。

如圖7所示，半導(dǎo)體芯片30經(jīng)由構(gòu)成半導(dǎo)體基體1的支承基板1a的下表面與芯片焊盤72的上表面之間的例如由導(dǎo)電性的銀漿形成的粘接材料80而粘接固定于芯片焊盤72。如圖6所示，在半導(dǎo)體芯片30的上表面設(shè)置有GND端子46，該GND端子46經(jīng)由鍵合線(Bonding Wire)81而與線連接部73電連接。

雖然在圖6和圖7中未圖示，但是對(duì)芯片焊盤72和線連接部73施加GND電位。在該情況下，支承基板1a的下表面被施加GND電位，因此支承基板1a也被施加GND電位從而電位被固定。對(duì)該基板下表面施加GND電位是基于以下目的等而實(shí)施的：在將半導(dǎo)體芯片30安裝于布線基板70之后，避免半導(dǎo)體芯片30作為雜散電容對(duì)其它半導(dǎo)體芯片、電路產(chǎn)生影響；使半導(dǎo)體芯片30中的電源電位穩(wěn)定。

作為第一電位的VB電位和作為第二電位的VS電位是使第一阱區(qū)2與第二阱區(qū)3之間的pn結(jié)界面部在半導(dǎo)體集成電路40的通常動(dòng)作下反向偏置的電位。

第一實(shí)施方式所涉及的半導(dǎo)體集成電路40使用了自隔離型IC工藝。在利用自隔離型IC工藝制作出的半導(dǎo)體集成電路40中，如圖3所示，在高端驅(qū)動(dòng)電路形成區(qū)1A形成有由p^-型的第二阱區(qū)3、n型的第一阱區(qū)2以及p^-型的半導(dǎo)體層1c形成的寄生pnp雙極晶體管29。該寄生pnp雙極晶體管29的基極、發(fā)射極、集電極為與VB端子44、VS端子43、GND端子46分別連接的狀態(tài)。

在半導(dǎo)體集成電路40的通常動(dòng)作中，作為電源電位的VB電位比作為中間電位的VS電位高，因此寄生pnp雙極晶體管29不進(jìn)行動(dòng)作。然而，在由于負(fù)電壓浪涌而VB電位下降為比VS電位低了作為硅的pn結(jié)界面部的擴(kuò)散電位的0.6V以上的情況下，即在成為VB電位<(VS電位-0.6[V])的電位關(guān)系的情況下，寄生pnp雙極晶體管29成為導(dǎo)通狀態(tài)。

說明成為VB電位<(VS電位-0.6[V])的電位關(guān)系的原因，如圖1所示，在利用半導(dǎo)體集成電路40對(duì)電力變換部50進(jìn)行驅(qū)動(dòng)的情況下，例如在VB端子44與VS端子43之間連接有作為外置元件的自舉電容器56。通過充入到該自舉電容器56中的電荷，施加于VB端子44的VB電位與施加于VS端子43的VS電位之間的電位差(VB-VS間電壓)被保持。VB端子44上連接有自舉二極管55、其它布線等。另外，VS端子43上連接有負(fù)載57、其它布線等。在VB端子44與VS端子43上連接之物不同，在VB端子44與VS端子43上附加的寄生電容不同，因此有時(shí)在VB電位發(fā)生變動(dòng)的情況下VS電位無法充分地追隨。因此，在VB電位由于負(fù)電壓浪涌而發(fā)生變動(dòng)時(shí)，有時(shí)無法保持VB電位與VS電位之間的電位差。因而，在VB電位與VS電位的變動(dòng)的差異大的情況下，存在VB電位<(VS電位-0.6[V])的情況。

在此，說明以往的半導(dǎo)體集成電路，如圖10所示，在以往的半導(dǎo)體集成電路(高耐壓IC)400中，與第一實(shí)施方式所涉及的半導(dǎo)體集成電路40不同，使用了單層的p^-型的半導(dǎo)體基板(塊體(bulk)基板)100，因此形成由p^-型的第二阱區(qū)300、n型的第一阱區(qū)200以及p^-型的塊體基板100形成的寄生pnp雙極晶體管290。若參照?qǐng)D1，則該寄生pnp雙極晶體管290的基極、發(fā)射極、集電極為與VB端子44、VS端子43、GND端子46分別連接的狀態(tài)。另外，在將這種以往的半導(dǎo)體集成電路400與第一實(shí)施方式所涉及的半導(dǎo)體集成電路40同樣地安裝于布線基板70的情況下，塊體基板100的下表面的電位被固定為GND電位。

在成為VB電位<(VS電位-0.6[V])的電位關(guān)系從而寄生pnp雙極晶體管290變?yōu)閷?dǎo)通狀態(tài)時(shí)，在以往的半導(dǎo)體集成電路(高耐壓IC)400中，在塊體基板100的下表面的電位被固定為GND電位的情況下，在被施加了高端電路側(cè)的高電壓(HV的高電位側(cè)電位)的VS端子43與GND端子46之間、即在從設(shè)置于塊體基板100的上部的第二阱區(qū)300至塊體基板100的下表面的電流路徑上流過大電流。因此，半導(dǎo)體集成電路400由于大電流所引起的發(fā)熱而產(chǎn)生誤動(dòng)作、動(dòng)作不良，成為可靠性下降的主要原因。說明在從第二阱區(qū)300至塊體基板100的下表面的電流路徑上流過大電流的原因則如下：基板縱向的寄生pnp雙極晶體管290的面積大，從第二阱區(qū)300至塊體基板100的下表面的電流路徑的面積也大，因此流過大電流。

與此相對(duì)，在第一實(shí)施方式所涉及的半導(dǎo)體集成電路40中，如圖3所示，在第一阱區(qū)2的正下方設(shè)置有絕緣層1b且該絕緣層1b與第一阱區(qū)2及支承基板1a的下表面分別相離。因而，寄生pnp雙極晶體管29的基板縱向的電流路徑(從第二阱區(qū)3至支承基板1a的下表面的電流路徑)被絕緣層1b切斷，并且寄生pnp雙極晶體管29的集電極與支承基板1a的下表面分離，因此能夠降低寄生pnp雙極晶體管29的電流放大率H_FE，從而能夠抑制寄生pnp雙極晶體管29的動(dòng)作。其結(jié)果，能夠防止半導(dǎo)體集成電路40由于在寄生pnp雙極晶體管29的動(dòng)作下流過大電流所引起的發(fā)熱而產(chǎn)生誤動(dòng)作、動(dòng)作不良，因此能夠?qū)崿F(xiàn)第一實(shí)施方式所涉及的半導(dǎo)體集成電路40的可靠性提高。

在半導(dǎo)體集成電路40的通常動(dòng)作中，如圖4所示，在p^-型的半導(dǎo)體層1c及p^-型的分離區(qū)5與n型的第一阱區(qū)2及n^-型的耐壓區(qū)4之間的pn結(jié)界面部產(chǎn)生耗盡層10。當(dāng)該耗盡層10與絕緣層1b接觸時(shí)電壓分布發(fā)生變化，因此成為耐壓劣化的主要原因。因而，在第一實(shí)施方式所涉及的半導(dǎo)體集成電路40中，半導(dǎo)體層1c的厚度d_soi為不使耗盡層10與絕緣層1b接觸的厚度、換言之使耗盡層10與絕緣層1b相離的厚度。

圖5是表示第一實(shí)施方式所涉及的半導(dǎo)體集成電路40的耗盡層仿真結(jié)果的一例的圖。參照?qǐng)D4，圖5的數(shù)據(jù)是計(jì)算以下的耗盡層10的長度d_dep而得到的數(shù)據(jù)：該耗盡層10的長度d_dep是在以使第一阱區(qū)2與半導(dǎo)體層1c之間的pn結(jié)界面部反向偏置的方式施加了電位時(shí)從該第一阱區(qū)2與半導(dǎo)體層1c之間的pn結(jié)界面部擴(kuò)展(延伸)到半導(dǎo)體層1c側(cè)的耗盡層10的長度d_dep。另外，在數(shù)據(jù)的計(jì)算中，作為半導(dǎo)體層1c的電阻率，例如使用350Ωcm和100Ωcm的值，作為第一阱區(qū)2的雜質(zhì)濃度，例如使用2×10¹⁶/cm³的值。

在半導(dǎo)體集成電路40中，作為耐壓規(guī)格，主要存在600V規(guī)格和1200V規(guī)格。在電阻率為350Ωcm的情況下，如圖5中的實(shí)線所示，在VS電位為600V時(shí)的耗盡層10的長度d_dep為約150μm左右，在VS電位為1200V時(shí)的耗盡層10的長度d_dep為約200μm左右。第一阱區(qū)2的深度為約10μm左右，因此考慮該第一阱區(qū)2的深度來以使耗盡層10與絕緣層1b相離的方式設(shè)定半導(dǎo)體層1c的厚度d_soi。在600V規(guī)格的情況下，優(yōu)選的是將半導(dǎo)體層1c的厚度d_soi設(shè)為160μm(150μm+10μm)以上。另外，在1200V規(guī)格的情況下，優(yōu)選的是將半導(dǎo)體層1c的厚度d_soi設(shè)為210μm(200μm+10μm)以上。另外，當(dāng)考慮耐壓余量而將VS電位設(shè)為1700V時(shí)，耗盡層10的長度d_dep為約250μm左右，因此在該情況下優(yōu)選的是將半導(dǎo)體層1c的厚度d_soi設(shè)為260μm(250μm+10μm)以上。另外，當(dāng)將VS電位設(shè)為比600V規(guī)格低的400V時(shí)，耗盡層10的長度d_dep為約110μm左右，因此在該情況下，優(yōu)選的是將半導(dǎo)體層1c的厚度d_soi設(shè)為120μm(110μm+10μm)以上。如以上那樣，如果規(guī)格耐壓變低則能夠隨之使半導(dǎo)體層1c的厚度d_soi變薄。

另外，采用另一種表達(dá)方式則如下：關(guān)于第一阱區(qū)2的底面與絕緣層1b之間的距離L₁，優(yōu)選的是，在600V規(guī)格的情況下將距離L₁設(shè)為150μm以上，在1200V規(guī)格的情況下將距離L₁設(shè)為200μm以上，在將VS電位設(shè)為1700V的情況下將距離L₁設(shè)為250μm以上，在將VS電位設(shè)為400V的情況下將距離L₁設(shè)為110μm以上。總之，通過使半導(dǎo)體層1c的厚度d_soi變厚來避免耗盡層10與絕緣層1b接觸。圖5中以點(diǎn)線示出了例如使用100Ωcm的值來作為半導(dǎo)體層1c的電阻率的情況。在該情況下，也與上述的350Ωcm的情況同樣地考慮，在將VS電位設(shè)為600V的情況下優(yōu)選的是將第一阱區(qū)2的底面與絕緣層1b之間的距離L₁設(shè)為80μm以上。

在耗盡層10與絕緣層1b接觸的情況下，為了通過絕緣層1b來確保耐壓而需要使絕緣層1b為2μm以上的厚度，但是在第一實(shí)施方式所涉及的半導(dǎo)體集成電路40中，通過使半導(dǎo)體層1c的厚度d_soi變厚來避免耗盡層10與絕緣層1b接觸，因此無需使絕緣層1b變厚，即使是不足1μm的厚度也不影響耐壓。

在VB電位由于負(fù)電壓浪涌而下降為比VS電位低了0.6V以上的情況下，寄生pnp雙極晶體管29的集電極電流在從第一阱區(qū)2的底面經(jīng)由半導(dǎo)體層1c到達(dá)分離區(qū)5的電流路徑中流動(dòng)，并被拉出到被施加GND電位的接地電極5a。關(guān)于該電流路徑，通過擴(kuò)寬第一阱區(qū)2與分離區(qū)5之間的耐壓區(qū)4的寬度W_n，能夠提高電阻成分，因此能夠降低寄生pnp雙極晶體管29的電流放大率H_FE，從而能夠抑制寄生pnp雙極晶體管29的動(dòng)作。為了確保耐壓，耐壓區(qū)4的寬度W_n通常在600V規(guī)格下為約100μm左右、在1200V規(guī)格下為約200μm左右。如果為該耐壓區(qū)4的寬度W_n，則從第一阱區(qū)2的底面經(jīng)由半導(dǎo)體層1c到達(dá)分離區(qū)5的電流路徑的電阻成分高，因此寄生pnp雙極晶體管29的集電極電流不會(huì)變?yōu)榇箅娏鞯亓飨蚪拥仉姌O5a。

如圖6所示，作為第一實(shí)施方式所涉及的半導(dǎo)體集成電路40的半導(dǎo)體芯片30在安裝工序中，以在與布線基板70的芯片焊盤72之間介有粘接材料80的方式粘接固定于該芯片焊盤72。此時(shí)，粘接材料80如圖7所示那樣蔓延到半導(dǎo)體芯片30的側(cè)面。在粘接材料80蔓延到半導(dǎo)體芯片30的側(cè)面而與半導(dǎo)體層1c的側(cè)面接觸的情況下，形成從半導(dǎo)體層1c的側(cè)面經(jīng)由粘接材料80到達(dá)芯片焊盤72的電流路徑，從而成為寄生pnp雙極晶體管29的集電極電流經(jīng)由該電流路徑流向芯片焊盤72這樣的不良狀況的主要原因。然而，在第一實(shí)施方式所涉及的半導(dǎo)體集成電路40中，在絕緣層1b的下表面具備支承基板1a，因此與不具備支承基板1a的情況相比，能夠抑制蔓延到半導(dǎo)體芯片30的側(cè)面的粘接材料80與半導(dǎo)體層1c的側(cè)面接觸的不良狀況，因此能夠抑制寄生pnp雙極晶體管29的集電極電流所流動(dòng)的電流路徑。

此外，在第一實(shí)施方式中，說明了在半導(dǎo)體層1c的下表面的整面設(shè)置絕緣層1b的情況，但是也可以在半導(dǎo)體層1c的下表面以至少與第一阱區(qū)2相向的方式選擇性地設(shè)置絕緣層1b。

另外，在第一實(shí)施方式中，說明了在安裝半導(dǎo)體芯片30時(shí)將支承基板1a的下表面的電位固定為GND電位的情況。然而，在半導(dǎo)體芯片30的安裝中，也存在不將支承基板1a的下表面固定為GND電位、而是設(shè)為浮置(floating)狀態(tài)的情況。第一實(shí)施方式所涉及的半導(dǎo)體集成電路40即使以浮置狀態(tài)安裝也沒有問題，因此能夠兼用于將支承基板1a的下表面的電位固定的情況和電位不固定的情況這兩種情況。

(第二實(shí)施方式)

如圖8所示，本發(fā)明的第二實(shí)施方式所涉及的半導(dǎo)體集成電路40C是具備控制電路31、電平移位電路32、驅(qū)動(dòng)電路33a等的功率IC。如圖8所示，該半導(dǎo)體集成電路40C例如將降壓轉(zhuǎn)換器60的開關(guān)元件S3作為驅(qū)動(dòng)對(duì)象來進(jìn)行驅(qū)動(dòng)。如圖9所示，降壓轉(zhuǎn)換器60由二極管61、電容器62、線圈63以及開關(guān)元件S3等構(gòu)成。開關(guān)元件S3例如由IGBT等有源元件構(gòu)成。

驅(qū)動(dòng)電路33a具備柵極驅(qū)動(dòng)電路34a。該柵極驅(qū)動(dòng)電路34a為與第一實(shí)施方式的柵極驅(qū)動(dòng)電路34同樣的結(jié)構(gòu)。具體地說，pMOS 35的源極連接于VB端子44，pMOS 35的漏極連接于nMOS 36的漏極。nMOS 36的源極連接于VS端子43。構(gòu)成降壓轉(zhuǎn)換器60的開關(guān)元件S3的柵極連接于pMOS 35與nMOS 36之間的連接點(diǎn)。

柵極驅(qū)動(dòng)電路34a以施加于VS端子43的作為第二電位的VS電位為基準(zhǔn)電位、以施加于VB端子44的作為第一電位的VB電位為電源電位來進(jìn)行動(dòng)作，基于從電平移位電路32接收到的信號(hào)來從輸出端子42輸出驅(qū)動(dòng)信號(hào)以對(duì)降壓轉(zhuǎn)換器60的開關(guān)元件S3進(jìn)行驅(qū)動(dòng)。

參照?qǐng)D3來進(jìn)行說明，在像這樣對(duì)降壓轉(zhuǎn)換器60的開關(guān)元件S3進(jìn)行驅(qū)動(dòng)的第二實(shí)施方式所涉及的半導(dǎo)體集成電路40C中，也與第一實(shí)施方式同樣地，能夠抑制由p^-型的第二阱區(qū)3、n^-型的第一阱區(qū)2、p^-型的半導(dǎo)體層1c形成的寄生pnp雙極晶體管29的動(dòng)作。

此外，在第二實(shí)施方式中，說明了對(duì)降壓轉(zhuǎn)換器60的開關(guān)元件S3進(jìn)行驅(qū)動(dòng)的半導(dǎo)體集成電路，但是本發(fā)明并不限定于此，例如能夠應(yīng)用于對(duì)升降轉(zhuǎn)換器、反激轉(zhuǎn)換器(flyback converter)、正激轉(zhuǎn)換器(forward converter)等的開關(guān)元件進(jìn)行驅(qū)動(dòng)的半導(dǎo)體集成電路。

以上，基于上述實(shí)施方式具體地說明了本發(fā)明，但是本發(fā)明并不限定于上述實(shí)施方式，能夠在不脫離其宗旨的范圍內(nèi)進(jìn)行各種變更，這是理所當(dāng)然的。

如以上那樣，本發(fā)明所涉及的半導(dǎo)體集成電路能夠?qū)崿F(xiàn)可靠性提高，在對(duì)開關(guān)元件進(jìn)行驅(qū)動(dòng)的高耐壓IC等半導(dǎo)體集成電路中有用。

附圖標(biāo)記說明

1：半導(dǎo)體基體；1a：支承基板；1b：絕緣層；1c：半導(dǎo)體層；1A：高端驅(qū)動(dòng)電路形成區(qū)；2：第一阱區(qū)；3：第二阱區(qū)；4：耐壓區(qū)；5：分離區(qū)；5a：接地電極；5b、6b、7b、8b、9b、12b、13b、14b：導(dǎo)電性插塞；6：第一主電極區(qū)；6a：源極電極；7：第二主電極區(qū)；7a：漏極電極；8：第一接觸區(qū)；8a：第一接觸電極；9：第三接觸區(qū)；9a：第三接觸電極；12：第一主電極區(qū)；12a：源極電極；13：第二主電極區(qū)；13a：漏極電極；14：第二接觸區(qū)；14a：第二接觸電極；15、16：柵極絕緣膜；17、18：柵極電極；20：層間絕緣膜；30：半導(dǎo)體芯片；31：控制電路；32：電平移位電路；33：高端驅(qū)動(dòng)電路；33a：驅(qū)動(dòng)電路；34；34a：柵極驅(qū)動(dòng)電路；35：p溝道MOSFET(pMOS)；36：n溝道MOSFET(nMOS)；40、40C：半導(dǎo)體集成電路；41：輸入端子；42：輸出端子；43：VS端子；44：VB端子；45：VCC端子；46：GND端子；50：電力變換部；51：連接點(diǎn)；55：自舉二極管；56：自舉電容器；57：負(fù)載；60：降壓轉(zhuǎn)換器；70：布線基板；71：芯材；72：芯片焊盤；73：線連接部；74：保護(hù)膜；FWD1、FWD2：續(xù)流二極管；S1：高壓側(cè)開關(guān)元件；S2：低壓側(cè)開關(guān)元件；S3：開關(guān)元件。